[发明专利]一种高可靠片上网络路由器系统及其设计方法

说明书

技术领域

本发明涉及半导体工艺技术领域，主要是针对片上网络的设计方法，特别是涉及一种高可靠片上网络路由器系统及其设计方法。 

背景技术

目前在纳米工艺和多核处理器中，片上互连线成为制约芯片设计中性能和功耗要求方面的关键瓶颈。为此，研究人员设计了基于包传输的片上通讯网络，又名片上网络(Network-on-Chip，NOC)，来满足系统性能和功耗的要求，适用多核处理器。但是，由于电路中存在寄生元件，导致VLSI系统有严重的信号完整性损失，例如长互连线上常见的串扰引起的时延。同时，由于电路中的外部射线或电气噪声，系统的存储单元会出现一些单事件翻转(Single EventUpset，SEU)，即软错误。总而言之，串扰效应和软错误将会成为影响片上网络设计和测试的关键因素。这两种缺陷可能导致NOC出现头包错误，负载错误和路由崩溃错误，严重影响系统的可靠运行。如果仅采用基于重传的软件容错方法，由于串扰错误一旦发生则可能再次发生，严重影响系统地性能。因此，在系统可以接受的面积和功耗开销之内，设计一种可以同时容忍串扰效应和软错误的可靠的片上网络是一件很有意义的工作。 

提高控制系统可靠性主要有两个途径：其一是避错，即通过优化设计、优选性能稳定质量高的元器件、按系统设计规范施工等措施来避免故障发生，一旦系统出现故障就不再继续正常运行；其二是容错。容错的基本思想是由冯·诺伊曼在1962年提出的。当出现某些故障时，系统具有自动修复和容忍故障的能力，仍能执行规定的任务，并且执行结果也不会因系统中的故障而产生差错。容错的基本设计思想是在系统体系结构上精心设计和用外加资源的冗余技术来达到掩蔽故障的影响。容错技术能够达到对故障的“容忍”，并非是“无视”故障的存在，而是要能够自动、适时地监测并诊断出系统的故障，然后采取相应的故障控制或处理的策略，而要达到这些要求，还要有相应的硬件 作为基础。硬件容错技术主要有静态冗余和动态冗余两种。静态冗余是采用硬件堆积来达到提高可靠性的目的，基本的三模冗余TMR方式就是一种静态冗余容错技术。动态冗余也是一种有效的容错技术，它利用二模动态切换来提高系统的可靠性。从提高可靠性的效果来看，容错方法要强于避错方法。 

国外的研究者已经展开了相应的研究。近期，有研究者提出了HC-TS-TMR容错设计方案，图1是TS-HC-TMR容错设计方案图，如图1所示，用于设计可以容忍串扰效应和软错误的NOC容错。这种方案利用延迟采样三次再表决的方法，以及相应的电路delay triple-sample register(TS)处理通道上的串扰效应；将TS的输出结果编成海明编码HC，保护包文免受软错误的影响；用三模冗余(Triple Modular Redundancy，TMR)保护Router中的状态和控制寄存器，使它们免受软错误的影响。采用这种方案需要在集成电路中添加额外的两个异步的时钟或者更高频的主时钟，这是集成电路设计所无法接受的。同时，串扰效应在高速设备中影响比较显著，在这些设备中串扰导致的时延很可能会超过系统最大采样的间隔，即两次采样到错误的数据。因此，这种方案应用到高速电路会出现问题。最后，TS在一个周期内需要采样三次，而且它的表决电路在一个周期内翻转三次，带来了额外的功耗。 

随着集成电路频率和工艺的提高，总线上串扰导致的时延不断增加，甚至可能超过时钟周期。因此，在NOC通道的输入端采用容错技术要比在通道的输出端采用容错技术更可取。此外，如何减少容错设计的面积和功耗开销，使它们可以被系统设计所接受同样值得研究。 

发明内容

本发明的目的在于提供一种高可靠片上网络路由器系统及其设计方法，用于多核处理器的片上网络进行容错设计，采用基于码字选择的串扰避免编码容忍通道上串扰效应和数据缓存的软错误，采用三模冗余保护路由器中的状态和控制寄存器，纠正其中出现的错误。 

为实现本发明的目的而提供的一种高可靠片上网络路由器系统的设计方法，包括下列步骤： 

步骤A，设计基于虫洞路由交换方式和轮换路由选择方式的路由器的软核；所述路由器，包括I/O端口和一个交换控制单元； 

步骤B，对指定宽度的数据设计相应的SCAC编码电路和SCAC译码电路、SCAC纠错电路，并将所述SCAC纠错电路加入所述路由器，将所述SCAC编码电路和SCAC译码电路与所述路由器连接，形成路由器系统的框架； 

步骤C，对所述路由器系统的框架设计SCAC-TMR容错方案，实现高可靠片上网络路由器系统； 

所述步骤C包括下列步骤：