[发明专利]提高同步数字体系虚级联延时补偿缓存效率的方法及装置

说明书

技术领域

本发明涉及通信技术领域，尤其涉及一种提高SDH(Synchronous Digital Hierarchy，同步数字体系)设备中VCG(Virtual Concatenation Group，虚级联 组)延时补偿缓存效率的方法及装置。

背景技术

SDH设备作为目前传送网的主流设备，在通信领域已得到广泛应用，其标 准的VC12(低阶虚容器)、VC3(高阶虚容器)、VC4(高阶虚容器)容器可 以分别用于承载E1、E3/T3、E4等固定带宽的TDM(时分复用)业务，因此 VC(Virtual Container，虚容器)级联的需求并不强烈，但随着数据业务的迅 猛发展，SDH设备承载数据业务成为必须解决的问题。

数据业务的一个特点就是带宽的不确定性，由于属于分组业务，实际业务 带宽与其使用的接口并没有必然的关系，而SDH设备VC的种类非常有限，想 使用单独的VC传输各种带宽的数据业务会带来带宽的浪费或限制，使用非常 不便，因此可通过将多个VC成员绑定成一个VCG的方式，来解决该问题。具 体就是通过提供灵活多变的VCG带宽用于传送数据业务，称为VC级联。该VC 级联包括实级联(Continuous Concatenation)和虚级联(Virtual Concatenation， VCAT)，其中虚级联由于传送路径上的SDH设备没有特殊要求而得到了广泛 应用。

在虚级联中，VCG的所有VC成员从同一个发送源出发，每个作为独立的 传送单元在SDH网络中传送，最后到达同一个接收目的点。在到达目的地之前， 每个VC成员经过的路径可能不同，也就是每个成员在传送线路上的延时不同。 因此，在接收目的点，需要对VCG中的所有VC成员进行对齐，再按字节间插 方式恢复出发送端数据。在该过程中，每个VC成员使用一个FIFO(First In First Out，先进先出)寄存器进行缓存，等待最晚的VC成员到达后再统一读出。该 过程称为VCG的延时补偿。

针对SDH字节间插的特点，在以往的芯片设计中，一般采用SSRAM (Synchronous Static Random Access Memory，同步静态随机存储器)进行VC 的延时补偿缓存，但SSRAM成本相对比较高，且容量一般比较小，无法满足 大容量EOS(Ethernet Over SDH)设备的延时补偿要求。

另一种选择是采用SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存储器)，比如DDR SDRAM(Double Date Rate SDRAM，双倍数率SDRAM)作为延时补偿缓存。采用SDRAM作为延时补偿 缓存的装置构成如图1所示。调度器按顺序轮询所有VC的写入或者读出请求 FIFO寄存器，并将请求放在SDRAM共享的操作请求FIFO寄存器中，SDRAM 控制器读取该FIFO寄存器中的请求，并进行相应的读写操作。

如图2所示为SDRAM进行一次写操作的时序图，为了防止可能发生的前后 两次操作的Bank(存储库)和行冲突，一次完整的写操作包括行激活、行激 活等待、写命令、写命令等待、数据操作、行关闭等操作，开销很多，读操作 的开销与读操作基本相同。图2中显示一次突发长度为8的完整的写操作中，在 13个时钟周期里，只有4个时钟周期真正用于处理数据，延时补偿缓存的效率 只有4/13×100％＝30.8％。也就是，由于SDRAM的操作时序复杂，操作时可能 需要的开销时间比较多，导致补偿缓存的效率一般比较低。

发明内容

为了解决上述问题，本发明的目的是提供一种提高SDH虚级联延时补偿 缓存效率的方法及装置，通过减少SDRAM操作的无用开销，提高了SDH虚 级联延时补偿缓存的效率。

为了达到上述目的，本发明的实施例提供一种提高同步数字体系虚级联延 时补偿缓存效率的方法，所述方法包括：

将至少四个虚容器VC分别映射在同步动态随机存储器SDRAM的四个存 储库Bank中；

将同步动态随机存储器SDRAM写请求分别写入VC的写请求先进先出 FIFO寄存器中；将同步动态随机存储器SDRAM读请求分别写入VC的读请 求先进先出FIFO寄存器中；

轮询所述VC的写请求FIFO寄存器和轮询所述VC的读请求FIFO寄存器。