[发明专利]静电放电保护装置

说明书

技术领域

本发明涉及一种静电放电(ESD，electrostatic discharge)保护装置。更具体的是，本发明涉及一种具有相对较低的触发电压(trigger voltage)和相对较高的保持电压(holding voltage)的ESD保护装置。 

背景技术

现代半导体集成电路(ICs)的内部电路对升电压或升电流非常敏感，并可能被升电压或者升电流的施加所损坏，这些升电压或升电流通常由静电荷的放电(或静电放电，“ESD”)引起。当由ESD引起的升电压或升电流到达形成半导体IC的内部电路的材料层时，一层或多层绝缘膜可被电压/电流脉冲损坏或各种导电元件可被电压/电流脉冲短路。这样的损坏经常毁坏半导体IC。 

为了防止这种现象，多数现代半导体IC加入的涉及其输入/输出(I/O)电路的一些ESD保护方式。通常说来，ESD保护设计为释放与ESD相关联的高电压(和合成电流(resulting current))，从而防止来自到达半导体IC的内部电路的潜在损坏影响。栅极接地的NMOS管(GGNMOS)或可控半导体整流器(SCR)是用来实现ESD保护的常用元件。 

图1是在传统ESD保护中使用的一种GGNMOS的示意性结构图。双n+区11和12在p型衬底10中形成并分离在栅极电极14两侧。p+区13在距n+区12预定距离处形成，绝缘区15插置在n+区12和p+区13之间。I/O端(DQ)连接到n+区11，同时n+区12、p+区13和栅极电极14连接到第一电压(power voltage)(例如，所图解的例子中的接地电压Vss)。 

对图1中所示的GGNMOS的运行进行描述。 

当由ESD事件导致的高压施加于I/O端DQ时，n+区11和p型衬底10之间的p-n结发生击穿，使得与高压的施加相关联的电流流过n+区11、p型 衬底10和p+区13。结果，正向偏压被施加在p型衬底10和n+区12之间，使得电流从I/O端DQ经过n+区11、p型衬底10和n+区12流向地。 

图2是图1所示GGNMOS的等效电路图。双n+区11和12与栅极电极14分别构成NMOS晶体管N1的漏极、源极和栅极。n+区11和12与p型衬底10分别构成结型晶体管Q1的集电极、发射极和基极。在图2中，用“Rp”标示的元件表示与p型衬底10相关的等效电阻。 

现在对图2所示的等效电路的运行进行描述。 

如果大于n+区11和p型衬底10之间p-n结发生击穿的预定电压的电压(即，触发电压)施加于I/O端DQ，电流流经结型晶体管Q1的集电极和基极和电阻Rp。由于此电流，结型晶体管Q1的基极电压上升以导通结型晶体管Q1，使得大量的电流从I/O端DQ经过结型晶体管Q1流向地。 

与前述一致，为了允许大量的电流流过，被GGNMOS占据的区域必须相对地大。然而，鉴于目前正朝着半导体IC中更密集的元件集成发展，实施此相对大的GGNMOS是困难的。由于这个原因，在类似的ESD保护电路中，已经建议SCR作为GGNMOS的可能的替代者。 

图3是与通常用在传统的ESD保护中的那些SCR类似的SCR的示意图。n-阱21形成在p型衬底20中，并且n+区31和p+区32相互分隔开的形成于n-阱21中。n+区33以距p+区32预定距离形成为与n-阱21和p型衬底20相接触。隔离绝缘区30插置在n+区31与p+区32之间和p+区32与n+区33之间。n+区34在距n+区33预定距离处形成，并且栅极电极40形成于n+区33和n+区34之间的p型衬底20上。p+区35在距n+区34预定距离处形成，并且绝缘膜30插置在n+区34和p+区35之间。I/O端DQ连接到n+区31和p+区32，并且n+区34、p+区35和栅极电极40连接到接地电压Vss。 

现在对图3所示SCR的运行进行描述。 

如果与ESD事件相关联的高压施加于I/O端DQ，n-阱21和p型衬底20之间的p-n结发生击穿，使得电流流过n+区31、n-阱21、p型衬底20和p+区35。从而，正向偏压由电流施加于p+区32和n-阱21之间，使得电流流过p+区32、n-阱21和p型衬底20。此外，正向偏压施加于p型衬底20和n+区34之间，使得电流流过n-阱21、p型衬底20和n+区34。