[发明专利]超大尺寸集成电路的准确寄生电容取得

说明书

技术领域

本发明涉及一种集成电路，更特别地是关于半导体装置中取得寄生电容。 

背景技术

集成电路(ICs)变化错综复杂，举例来说从仅包含少许基本电子构件(例如晶体管与二极管)的模拟电路，到包含数以亿计晶体管的复杂数字系统。虽然不同的设计方法及电子设计自动化(EDA)工具用以设计不同复杂程度的ICs，但是基本的IC设计程序并未改变。亦即，集成电路设计工程师通过转换电路规范为产生基本电子构件的物理构件的几何描述以设计IC。一般来说，几何描述为不同尺寸的多边形，表示位于不同制程层的传导特征。详细的物理构件的几何描述一般称为集成电路布局(integrated circuitlayouts)。于初始集成电路布局产生后，为了验证IC是否符合设计规范以及达到预期的效能，集成电路布局通常通过一组步骤测试与最佳化。 

图1所示说明一般后设计测试与最佳化步骤的流程图。于IC设计程序完成后(步骤2所示)，遂开始一初始的IC布局(步骤4所示)。此布局首先检验及接着验证设计规则以匹配期望的设计概念。此步骤(步骤6所示)通称为设计规则检查(DRC)及布局与电路比对(LVS)。 

为了“取得(extract)”布局的电性特征，接着执行RC取得步骤(步骤8所示)。由IC布局取得的一般电性特征包含电子装置内及与前述装置电连接的不同互联机(一般也称为“网状物”)上的电容及电阻。由于这些电容与电阻值并非由设计者设定，而是关于装置结构的装置物理性质及用于制造IC的材料，故此现行步骤也称为“寄生取得(parasitic extraction)”。 

随后模拟(仿真)设计的IC(步骤10所示)，以确保此设计符合IC中寄生电容与电阻的规范。假若寄生电容与电阻未达到预期的功效，则集成电路布局通常通过一个或多个设计最佳化循环改变。假如模拟结果符合设计规范，则完成此设计程序(步骤12所示)。 

已知寄生电容与电阻在IC设计中会导致许多不良的影响，例如网状物上不希望的长讯号延迟。因此，需准确地预测设计IC性能上寄生电容与电阻的影响，如此设计工程师才可通过适当的设计最佳化步骤弥补这些不良影响。 

还可了解当装置特征尺寸缩小到超深次微米(小于0.25微米)时，互连延迟(interconnect delays)开始主导IC的总延迟。再者，当比较相邻网状物间的耦合电容时，因为利用先进技术减小ICs的接触-至-栅极(contact-to-gate)电极距离及增加ICs装置密度，因此接触/介层(contact/via)电容可说明总互连延迟的增加部分。 

现存取得方法在接触/介层寄生电容取得系有问题的。现今，取得成果主要着重在相邻网状物间的耦合电容上。于接触及介层上的寄生效果则甚少准确。于接触及介层电容上取得准确性的缺乏，可能会导致模拟结果与实际电路性能间的明显差异。 

例如，现存全芯片取得系统通常为“多边形基础”。在取得设计布局中，电路布局首先区分为小部分，其中每个小部分包含识别的原始多边形图案(primitive polygon pattern)(通常也称为原始物(primitive))。取得系统随后通过读取储存于这类原始多边形图案的单位寄生值的技术档案(如步骤9所示)的预制的寄生电容/电阻查询表而取得寄生值(例如，电阻、电容)。全芯片寄生值通常通过原始多边形图案上的算术运算而求得。实际的接触/介层形状及尺寸变化通常被取得系统忽略。 

图2A显示出现于IC内的金氧半导体场效晶体管(MOSFET)的立体图，其中接触“C ”为圆柱状且大小由第一互连层“M1”变化至源极/漏极区“S”与“D”。在上述现存的寄生取得系统中，未考虑实际接触形状及尺寸变化。反而，通常由理想的、矩形接触原始物(contact primitive)求得的单位电容值，通常用于计算晶体管中接触-至-栅极电极寄生电容。因此，模拟结果可能高出极限的10％而过度悲观。 

图2B显示IC内一部分立体图，其中介层为圆柱状且尺寸变化形成于第一互连层“M1”与第二互连层“M2”间。同样地，在现存全芯片取得系统的RC取得步骤8期间，于介层及介层-至-金属层间的寄生电容系为大约估计，并未考虑实际介层形状、介层密度及介层尺寸。 

发明内容

通过本发明提供改善准确性的全芯片寄生取得方法的优选实施例，这些及其它问题一般皆可解决或规避，且一般可达成技术上的优点。