[发明专利]时钟生成电路、记录装置和时钟生成方法

权利要求书

1.一种时钟生成电路，包括：

PLL电路，用于使特定频率的输入信号乘以特定倍频因子并生成输出时钟信号，所述输入信号是从记录介质上读取的摆动信号，而所述输出时钟信号是用于将记录数据记录到所述记录介质上的记录时钟信号；以及

校正电路，改变所述PLL电路的倍频因子；其中，

所述校正电路将所述PLL电路的倍频因子从所述特定倍频因子改变为通过增大或减小所述特定倍频因子而设定的倍频因子，所述改变仅在每个校正周期的校正间隔期间执行，所述校正周期大于所述输入信号的一个周期，以及所述改变被执行以使在与所述输入信号同步的输入同步信号和与所述输出时钟信号同步的输出同步信号之间的时间差减小，以及

所述PLL电路在所述校正间隔期间使所述输入信号乘以改变后的倍频因子，其中，

所述校正电路使所述PLL电路的倍频因子从所述特定倍频因子开始改变精确的校正次数，所述精确的校正次数是基于所述输入同步信号和所述输出同步信号之间的所述时间差确定的，其中，

所述校正电路测量从输入所述输出同步信号的时间点到输入所述输入同步信号的时间点的第一时间差、以及从输入所述输入同步信号的时间点到输入所述输出同步信号的时间点的第二时间差，以及

基于所述第一时间差和所述第二时间差中的较短时间差，所述校正电路确定用于使所述PLL电路的倍频因子从所述特定倍频因子开始改变的所述校正次数。

2.根据权利要求1所述的时钟生成电路，其中，所述PLL电路还包括：

振荡器，使所述输出时钟信号振荡；

分频器电路，使用可改变的分频因子来对所述输出时钟信号进行分频，并反馈比较时钟信号；

多个分频因子设定电路，输出设定了所述分频器电路的分频因子的不同分频因子；

开关，从所述多个分频因子设定电路中选择连接至所述分频器电路的一个分频因子设定电路；以及

振荡控制电路，控制经所述振荡器振荡的所述输出时钟信号的相位，以使在所述输入信号和所反馈的比较时钟信号之间的相位差减小，其中，

所述校正电路切换所述开关，并改变所述分频器电路的分频因子以使所述PLL电路的倍频因子从所述特定倍频因子开始改变。

3.一种记录装置，包括：

PLL电路，使从记录介质读取的特定频率的输入信号乘以特定倍频因子，并生成用于将记录数据记录到所述记录介质上的记录时钟信号，所述输入信号是摆动信号；以及

校正电路，改变所述PLL电路的倍频因子，其中，

所述校正电路将所述PLL电路的倍频因子从所述特定倍频因子改变为通过增大或减小所述特定倍频因子而设定的倍频因子，所述改变仅在每个校正周期的校正间隔期间执行，所述校正周期大于所述输入信号的一个周期，以及所述改变被执行以使在与所述输入信号同步的输入同步信号和在特定间隔重复地附加到所述记录数据的记录同步信号之间的时间差减小，以及

所述PLL电路在所述校正间隔期间使输入信号乘以改变后的倍频因子，其中，

所述校正电路使所述PLL电路的倍频因子从所述特定倍频因子开始改变精确的校正次数，所述精确的校正次数是基于所述输入同步信号和所述记录同步信号之间的所述时间差确定的，其中，

所述校正电路测量从输入所述记录同步信号的时间点到输入所述输入同步信号的时间点的第一时间差、以及从输入所述输入同步信号的时间点到输入所述记录同步信号的时间点的第二时间差，以及

基于所述第一时间差和所述第二时间差中的较短时间差，所述校正电路确定用于使所述PLL电路的倍频因子从所述特定倍频因子开始改变的所述校正次数。

4.一种时钟生成方法，包括以下步骤：

将与特定频率的输入信号相乘的倍频因子从特定倍频因子改变为通过增大或减小所述特定倍频因子而设定的倍频因子，所述改变仅在每个校正周期的校正间隔期间执行，所述校正周期大于所述输入信号的一个周期，并且所述改变被执行以使在与所述输入信号同步的输入同步信号和与输出时钟信号同步的输出同步信号之间的时间差减小；以及

通过在所述校正间隔期间用改变后的倍频因子乘以所述输入信号来生成所述输出时钟信号，所述输入信号是从记录介质上读取的摆动信号，而所述输出时钟信号是用于将记录数据记录到所述记录介质上的记录时钟信号；其中，

使所述倍频因子从所述特定倍频因子开始改变精确的校正次数，所述精确的校正次数是基于所述输入同步信号和所述输出同步信号之间的所述时间差确定的，其中，

测量从输入所述输出同步信号的时间点到输入所述输入同步信号的时间点的第一时间差、以及从输入所述输入同步信号的时间点到输入所述输出同步信号的时间点的第二时间差，以及

基于所述第一时间差和所述第二时间差中的较短时间差，确定用于使所述倍频因子从所述特定倍频因子开始改变的所述校正次数。