[发明专利]时钟生成电路、记录装置和时钟生成方法

说明书

相关申请的交叉参考

本发明包含于2007年7月2日向日本专利局提交的日本专利申请JP 2007-174361的主题，其全部内容结合于此作为参考。

技术领域

本发明涉及一种时钟生成电路、记录装置和时钟生成方法。

背景技术

近年来，可记录并允许回放的诸如光盘的记录介质具有预先形成在记录表面的凹槽，并且对这些凹槽执行所谓的摆动(wobble)调制以记录地址数据(位置数据)。当记录待记录在记录介质上的特定数据时，记录装置提取地址数据作为电信号(称为摆动信号)，使用锁相环(PLL)电路对该信号进行倍频并生成写入时钟信号。然后，记录装置用写入时钟信号来写入记录数据。此时，关于记录介质的地址数据，记录有记录数据的位置由预先设定的格式确定。

发明内容

然而，通过记录装置读取的摆动信号的强度有时会由于记录介质的制造差错、或者由于污染记录介质或记录介质上的缺陷而降低，并且信号有时会暂时丢失。如果摆动信号以这种方式丢失，则PLL相位有时会“滑动”，意味着PLL相位相对于记录介质位置而移动，位移正好是所丢失的摆动信号的波长。

此时，记录装置在建立在通过调制摆动信号而获得的摆动同步信号和与特定格式的间隔一致的记录波形的记录同步信号之间的间隔的同时开始记录。然而，如果摆动信号强度以上述方式降低并且摆动同步信号滑动，则待写入的记录数据的记录波形有时会从实际记录的地址处向前或向后移动(摆动)。该移动被称为“位置偏移”。当位置偏移发生时，即使继续写入记录数据并且完成了记录，记录也没有按照正确的格式进行，并且有时不能适当地读出数据。

为了防止这种类型的故障，已知的记录装置已通过将与摆动同步信号及记录同步信号的位置偏移间隔成比例的值添加到PLL电路的误差值中来执行校正。

这些已知的记录装置在位置误差间隔在一定限度内是有效的。然而，当在一段较长时间内记录数据、为了校正而暂时记录的数据量或者用于处理的数据量增加时，在内部电路中会发生溢出，并且记录装置校正电路超出内部控制限度。因此，可能无法进行适当的校正。

例如，在日本专利公开第JP-A-2003-109319号中公开了一种记录装置，该记录装置通过基于摆动同步信号和记录同步信号改变PLL电路分频因子来校正位置偏移。

然而，例如在日本专利公开第JP-A-2003-109319号中所公开的记录装置将在摆动同步信号和记录同步信号之间的位置偏移间隔进行增益倍频，并且将进行增益倍频后的位置偏移间隔用作PLL电路的分频因子。因此，如果位置偏移间隔大，则分频因子的变化量也可能落在PLL电路捕获范围(所谓的“PLL锁定范围”)之外，并且落在捕获范围之外的PLL电路输出值有时明显是有扰动的。

为了解决这个问题，本发明适当地校正由于丢失的输入信号产生的输出时钟信号的偏移，并生成与输入信号同步的输出时钟信号。

根据本发明的实施例，提供了一种时钟生成电路，其包括：PLL电路，用于使特定频率的输入信号乘以特定倍频因子并生成输出时钟信号；以及校正电路，用于改变PLL电路的倍频因子。校正电路将PLL电路的倍频因子从特定倍频因子改变为通过增大或减小特定倍频因子而设定的倍频因子，该改变仅在每个校正周期的校正间隔期间执行，校正周期大于输入信号的一个周期，以及该改变被执行以使在与输入信号同步的输入同步信号和与输出时钟信号同步的输出同步信号之间的时间差减小。PLL电路在校正间隔期间使输入信号乘以改变后的倍频因子。

在这种结构中，PLL电路可以通过使输入信号乘以特定倍频因子来生成输出时钟信号。此时，如果在与输入信号同步的输入同步信号和与输出时钟信号同步的输出同步信号之间存在时间差，则校正电路将PLL电路的倍频因子从特定倍频因子改变为通过增大或减小特定倍频因子而设定的倍频因子，该改变仅在每个校正周期的校正间隔期间执行，并且校正周期大于输入信号的一个周期。因此，在校正间隔期间，PLL电路可以通过使输入信号乘以改变后的倍频因子来生成输出时钟信号，并且在校正间隔之外的间隔期间，PLL电路可以通过使输入信号乘以特定倍频因子来生成输出时钟信号。通过以这种方式改变倍频因子，可以减小输入同步信号和输出同步信号之间的时间差。