[发明专利]导体图案的形成方法

说明书

技术领域

本发明涉及一种半导体工艺，且特别涉及一种导体图案的形成方法。

背景技术

随着科技的进步，电子元件的制造必须提高积集度，以符合电子元件轻、薄、短、小的趋势。提高积集度的方法，除了缩小半导体元件本身的尺寸之外，也可经由减小半导体元件之间的距离来实现。然而，不论是缩小半导体元件其本身的尺寸，或是缩小半导体元件间的距离，都会发生一些工艺上的问题。

以制作半导体元件中的导线为例，当半导体尺寸愈来愈小，导线尺寸亦会相对地缩小，而使得导线的高宽比(aspect ratio)会愈来愈大，如此将使得导线的制作更加困难。

已知技术中提出一种导线的制作方法，其利用图案化掩模层对导体层进行一个反应性离子蚀刻工艺，而直接形成预定高度的导线。然而，在导线的高宽比太大的情况下，将会使得导线出现扭曲或倒塌的现象，且在后续填入相邻两条导线之间介电层中也常会出现孔洞。导线出现扭曲、倒塌或是介电层中的孔洞等缺陷都会造成半导体元件的效能降低。

此外，已知技术另一种制作导线的方法为金属镶嵌法。然而，利用金属镶嵌法所制作的相邻两条导线之间会出现耦合效应，而降低半导体元件的效能。此外，在使用金属镶嵌法制作导线时，会在所形成的开口中先形成阻障层(barrier layer)，而使得导体材料更不容易填入开口中。

发明内容

有鉴于此，本发明的目的就是在提供一种导体图案的形成方法，可有效地形成品质良好的导体图案。

本发明提出一种导体图案的形成方法，包括下列步骤。首先，在基底上形成第一导体层。接着，在第一导体层上形成图案化硬掩模层。然后，以图案化硬掩模层为掩模，移除部分第一导体层，以暴露出部分基底。接下来，在基底上形成介电层，且介电层覆盖图案化硬掩模层。之后，移除部分介电层，以暴露出图案化硬掩模层。再者，移除图案化硬掩模层，以于介电层中形成开口。继之，在开口中形成第二导体层。

依照本发明的另一实施例所述，在上述的导体图案的形成方法中，导体图案例如是导线。

依照本发明的另一实施例所述，在上述的导体图案的形成方法中，第一导体层的材料例如是金属。

依照本发明的另一实施例所述，在上述的导体图案的形成方法中，第一导体层的形成方法例如是物理气相沉积法。

依照本发明的另一实施例所述，在上述的导体图案的形成方法中，图案化硬掩模层的材料例如是碳。

依照本发明的另一实施例所述，在上述的导体图案的形成方法中，图案化硬掩模层的材料例如是光致抗蚀剂类材料。

依照本发明的另一实施例所述，在上述的导体图案的形成方法中，图案化硬掩模层的形成方法包括下列步骤。首先，在第一导体层上形成一硬掩模材料层。接着，对硬掩模材料层进行一个图案化工艺。

依照本发明的另一实施例所述，在上述的导体图案的形成方法中，部分第一导体层的移除方法例如是干式蚀刻法。

依照本发明的另一实施例所述，在上述的导体图案的形成方法中，介电层的材料例如是氧化硅。

依照本发明的另一实施例所述，在上述的导体图案的形成方法中，介电层的形成方法例如是化学气相沉积法。

依照本发明的另一实施例所述，在上述的导体图案的形成方法中，部分介电层的移除方法例如是回蚀刻法。

依照本发明的另一实施例所述，在上述的导体图案的形成方法中，部分介电层的移除方法例如是化学机械抛光法。

依照本发明的另一实施例所述，在上述的导体图案的形成方法中，图案化硬掩模层的移除方法例如是干式蚀刻法。

依照本发明的另一实施例所述，在上述的导体图案的形成方法中，图案化硬掩模层的移除方法例如是湿式蚀刻法。

依照本发明的另一实施例所述，在上述的导体图案的形成方法中，第二导体层的材料例如是金属。

依照本发明的另一实施例所述，在上述的导体图案的形成方法中，第二导体层的形成方法包括下列步骤。首先，在介电层上形成导体材料层，且导体材料层填满开口。接着，移除开口以外的导体材料层。

依照本发明的另一实施例所述，在上述的导体图案的形成方法中，导体材料层的形成方法例如是物理气相沉积法。

依照本发明的另一实施例所述，在上述的导体图案的形成方法中，开口以外的导体材料层的移除方法例如是化学机械抛光法。