[发明专利]低功耗内容可定址记忆体架构

权利要求书

1.一种内容可定址记忆体阵列，其包括：

一匹配线，分段成多数匹配线区段，所述多数匹配线区段在一预充电阶段中预充电至表示落空状况的电压电平；以及

第一匹配线感测电路，在一感测阶段中侦测第一匹配线区段上的电平来确定命中或落空状况，当侦测到落空状况时，所述第一匹配线感测电路禁止第二匹配线区段操作。

2.如权利要求第1项的内容可定址记忆体阵列，其中表示落空状况的电压电平为接地。

3.如权利要求第1项的内容可定址记忆体阵列，其包括第二匹配线感测电路，第二匹配线感测电路在一感测阶段中侦测所述第二匹配线区段上的电平，以确定命中或落空状况。

4.如权利要求第3项的内容可定址记忆体阵列，只在命中状况在第一匹配线区段和第二匹配线区段上都已被侦测到的情况下，匹配线输出才指示命中状况。

5.如权利要求第1项的内容可定址记忆体阵列，其中所述多数匹配线区段的操作是用管线处理方式进行的。

6.如权利要求第1项的内容可定址记忆体阵列，其中所述第一匹配线感测电路包括用以闩锁命中或落空状况的触发器。

7.如权利要求第1项的内容可定址记忆体阵列，其包括参考匹配线和参考匹配线感测电路，所述参考匹配线感测电路产生信号来控制所述第一匹配线感测电路的操作。

8.如权利要求第6项的内容可定址记忆体阵列，其包括参考匹配线和参考匹配线感测电路，所述参考匹配线感测电路产生信号来控制所述触发器的操作。

9.一种内容可定址记忆体阵列，其包括：

一匹配线，分段成多数匹配线区段；

第一匹配线感测电路，在一感测阶段中侦测第一匹配线区段上的电平来确定命中或落空状况，当侦测到落空状况时，所述第一匹配线感测电路禁止第二匹配线区段操作；

一参考匹配线，分段成多数参考匹配线区段；

第一参考匹配线感测电路，在所述感测阶段中侦测第一参考匹配线区段上的电平，以控制所述第一匹配线感测电路的操作。

10.如权利要求第9项的内容可定址记忆体阵列，其中所述第一匹配线区段和所述第一参考匹配线区段都连接至相同数目的内容可定址记忆体储存格。

11.如权利要求第10项的内容可定址记忆体阵列，其中所述第一匹配线区段连接至有效的内容可定址记忆体储存格，而所述第一参考匹配线区段连接至假的内容可定址记忆体储存格。

12.如权利要求第9项的内容可定址记忆体阵列，其中所述第一参考匹配线区段连接至多数假的内容可定址记忆体储存格。

13.如权利要求第12项的内容可定址记忆体阵列，其中所述假的内容可定址记忆体储存格之一以硬布线连接至落空状况，而所述假的内容可定址记忆体储存格的其余部分以硬布线连接至匹配状况。

14.如权利要求第9项的内容可定址记忆体阵列，其中所述多数匹配线区段的操作是用管线处理方式进行的。

15.如权利要求第9项的内容可定址记忆体阵列，其中所述第一匹配线感测电路包括用以闩锁命中或落空状况的触发器。

16.如权利要求第9项的内容可定址记忆体阵列，其中所述第一参考匹配线感测电路产生信号来控制所述第一匹配线感测电路的操作。

17.如权利要求第15项的内容可定址记忆体阵列，其中所述第一参考匹配线感测电路产生信号来控制所述触发器的操作。

18.如权利要求第9项的内容可定址记忆体阵列，其中所述多数匹配线区段在一预充电阶段中预充电至一落空状况。

19.一种内容可定址记忆体阵列，其包括：

第一多数匹配线，每条匹配线分段成第二多数匹配线区段；

第一多数第一匹配线感测电路，在一感测阶段中每个第一匹配线感测电路侦测第一匹配线区段上的电平来确定命中或落空状况，当侦测到落空状况时，所述第一匹配线感测电路禁止第二匹配线区段操作；

一参考匹配线，分段成第二多数参考匹配线区段；以及

第一参考匹配线感测电路，在所述感测阶段中侦测第一参考匹配线区段上的电平，以控制所述第一多数第一匹配线感测电路的操作。