[发明专利]半导体芯片器件及其制造方法和包括其的堆叠封装

说明书

技术领域

本发明涉及半导体芯片及其制造方法和包括其的堆叠封装。

背景技术

当前电子产品已经快速扩展至便携式市场。在便携式电子产品上装配的组件应该是轻的、薄的、短的并小的。为了使组件具有这样的物理性质，需要用于减小作为装配组件的半导体封装的单个尺寸的技术、用于将多个单个的半导体芯片制造为单个芯片的系统集成芯片(SOC)技术和将多个单个的半导体芯片集成在一个封装中的系统集成封装(SIP)技术。当多个单个的半导体芯片集成在单个封装中时，应该改善物理强度，并且应该改善封装中布置的芯片之间的性能和可靠性。

发明内容

一些实施方案涉及半导体芯片及其制造方法和包括其的堆叠封装。

一些实施方案涉及半导体芯片和用于制造半导体芯片的方法，所述半导体芯片及其制造方法利用与半导体器件、互连和深插塞的位置无关的半导体芯片堆叠封装。

一些实施方案涉及可包括以下至少之一的半导体芯片：晶片；在晶片之上和/或上方形成的半导体器件；电连接至半导体器件的上部金属层；穿过晶片和在晶片之上和/或上方布置的介电层的插塞；和覆盖插塞的末端并电连接至插塞和上部金属层的互连层。

一些实施方案涉及可包括以下至少之一的半导体芯片：晶片；在晶片上形成的半导体器件；在晶片和半导体器件上形成的第一介电层；在第一介电层上形成的第一金属互连；在第一介电层和第一金属互连上形成的第二介电层；在第二介电层上形成的第三介电层；在第三介电层中形成的并具有暴露的最上表面的第二金属互连；在第三介电层和第二金属互连上形成的第一氮化物层，该第一保护层具有暴露第二金属互连的一部分的第一孔；延伸穿过晶片、第一介电层、第二介电层、第三介电层和第一氮化物层的通孔；在该通孔中形成的插塞，该插塞具有暴露的下部末端和暴露的上部末端；和在插塞的暴露的上部末端以及通过第一孔和第二孔暴露的第二金属互连上形成的第三金属互连。

一些实施方案涉及用于制造半导体芯片的方法，所述方法可包括以下步骤中的至少之一：在晶片之上和/或上方形成半导体器件；然后形成覆盖半导体器件的介电层；然后形成电连接至半导体器件的上部金属层；然后形成穿过保护层和介电层以及晶片的一部分的插塞；然后形成覆盖插塞的末端并电连接至插塞和上部金属层的互连层。

一些实施方案涉及可包括以下至少之一的半导体芯片堆叠封装芯片：包括晶片的第一半导体芯片；在晶片之上和/或上方形成的半导体器件；电连接至半导体器件的上部金属层；穿过晶片和在晶片之上和/或上方布置的介电层的插塞；覆盖插塞末端并电连接至插塞以及上部金属层的互连层；在第一半导体芯片之上和/或上方堆叠的第二芯片；和在互连层之上和/或上方布置的并电连接至互连层以及第二半导体芯片的导电元件。

一些实施方案涉及用于制造半导体芯片的方法，所述方法可包括以下步骤中的至少之一：形成在晶片上形成的半导体器件；然后在半导体器件上形成第一介电层；然后在第一介电层上形成第一金属互连；然后依次在第一介电层和第一金属互连上形成第二介电层，以及在第二介电层上形成第三介电层；然后在第三介电层中形成第二金属互连；然后在第三介电层和第二金属互连上形成第一氮化物层，该第一保护层具有暴露第二金属互连的一部分的第一孔；然后形成延伸穿过晶片、介电层和第一氮化物层的插塞，插塞具有暴露的下部末端和暴露的上部末端；并然后在插塞的暴露的上部末端以及通过第一孔和第二孔暴露的第二金属互连上形成第三金属互连。

一些实施方案涉及可包括以下至少之一的半导体芯片堆叠封装芯片：包括在晶片上形成的半导体器件的第一半导体芯片，在通孔中形成的插塞和电连接至半导体器件的金属互连，金属互连包括垫区域；具有接触垫区域的第一表面和暴露的第二表面的导电元件；和使用导电元件的暴露的第二表面堆叠在第一半导体芯片上的第二半导体芯片。根据一些实施方案，导电元件将第一半导体芯片电连接至第二半导体芯片。

附图说明

实例图1说明根据一些实施方案的半导体芯片的横截面图。

实例图2a至2k说明根据一些实施方案用于制造半导体芯片的方法的工艺。

实例图3说明根据一些实施方案的半导体芯片堆叠封装。

具体实施方式