[发明专利]非易失性半导体存储器件

说明书

技术领域

本发明涉及半导体电路器件，尤其涉及在随着电源电路缩小而芯片面积缩小中有效的技术。

背景技术

开发出如闪速EPROM(Electrically Eraseable and ProgrammableROM：可擦可编程只读存储器)那样的非易失性半导体存储器作为便携用终端、数字照相机以及便携用计算机卡等装置中的高密度存储介质。为了将存储器单元作为上述存储介质而使用，除了要求通过提高集成度来降低成本之外，还要求降低功耗。尤其是在闪速存储器中在增大集成度的同时还需要一次重写大量数据，因此，降低耗电是重要的。

在通常的闪速存储器中，为了对单元进行写入、擦除而内置有产生高于电源电压的电压的电荷泵电路即升压电路。该电荷泵电路的构成充电路径和放电路径的开关使用MOS晶体管，由充电路径对充电电容器施加输入电源来存储电荷，并进一步由放电路径对充电电容器施加输入电源而增加到充电电荷中，将该相加后的电荷移至输出用电容器，从而来进行电压的升压。此时，为了得到较高的存储器工作电压而需要连接多级电荷泵电路，因此导致电路面积增加。即，越是较高的存储器工作电压，电荷泵电路的占有面积就越大。因此，降低在电荷泵电路中产生的电压而使存储器工作，是可以缩小芯片面积和降低功耗的重要因素。

在此，在专利文献1中公开了如下技术：在分裂栅(split gate)式存储器单元中，在进行擦除动作时对存储器栅极施加负电压，从而来进行擦除动作。在这样的擦除动作中，为了施加负电压而需要负电源。在此，电荷泵电路包括正电源用的电荷泵电路和负电源用的电荷泵电路，在由电荷泵电路进行的擦除动作中，仅负电源用电荷泵电路有助于产生负电源，因此，需要具有能达到擦除电压能力的较大的负电源发生用电荷泵电路。

申请人对公知文献进行了调查，结果发现以下文献作为本发明的关联技术。

在专利文献2中公开了如下技术：在NAND型闪速存储器中，在字线的上部形成增压板，在进行程序工作时施加于增压板上的电压增加，从而利用电容耦合来增加字线的电压。

在专利文献3中公开了如下技术：在NAND型闪速存储器中，对选择字线施加了写入电压后，对相邻的写入非选择字线施加增压电压，从而利用两字线之间的电容耦合来对选择字线电位进行升压。

在专利文献4中公开了如下技术：在双MONOS(Metal-Oxide-Niride-Oxide-Semiconductor)型存储器单元中，利用选择栅极字线之间的电容耦合来将选择栅极电位升压至适于读出的电位。

在专利文献5中公开了如下技术：在NAND型闪速存储器中，通过使相邻的字线为浮置状态，来减小字线的CR延迟。

专利文献1：日本特开2004-186452号公报

专利文献2：日本特开平11-163306号公报

专利文献3：日本特开2006-302411号公报

专利文献4：日本特开2003-151290号公报

专利文献5：日本特开2005-285185号公报

发明内容

在专利文献1公开的技术中，由于需要具有能达到擦除电压能力的较大的负电源发生用电荷泵电路，因此，即使使存储器单元阵列区域内的存储器单元微细化，在用同一擦除电压进行擦除时，也还是需要较大的电荷泵电路。因此，即使使存储器单元更加微细化，也不会关系到负电源发生用电荷泵电路的占有面积的缩小。由此，仅是利用存储器单元的微细化来缩小存储器单元阵列，难以有效缩小芯片面积。

在上述专利文献2～4中公开的方法是在进行程序或读出动作时所使用的技术，并非着眼于使用负电压的擦除动作。因此，对于负电压发生用电荷泵电路没有任何记载。因此，即使应用了专利文献1所公开的技术，即使关系到降低正电压发生用电荷泵电路的面积，也不会关系到降低负电压发生用电荷泵电路的占有面积。

根据专利文献2～4，由于利用相邻的栅电极之间的电容耦合来对所希望的栅电极的电位进行升压，因此，不需要相当于升压量的电荷泵电路，能够缩小电路面积。例如，当利用栅电极G2的电位变化来对栅电极G1的电位进行升压时，以(栅电极G1的电位升压)＝(栅电极G1与栅电极G2的电容耦合比)×(栅电极G2的电位变化)来表示，能够缩小相当于该升压量的电荷泵电路面积。但是，其中，关于(栅电极G1与栅电极G2的电容耦合比)是取决于存储器单元构造的值，因此，若要进一步提高(栅电极G1的电位升压)，需要增大(栅电极G2的电位变化)，可升压的电压范围受到限制。