[发明专利]半导体存储装置

说明书

技术领域

本发明涉及动态随机访问存储器(DRAM)、或静态RAM(SRAM)、闪存存储器(flash memory)、MRAM、PRAM、ReRAM等的半导体存储装置。

背景技术

作为以往的半导体存储装置，例如已知有：为了降低与存储器单元的数量相对的读出放大器的数量，而针对一对主位线对设置多对副位线对的、所谓分层位线构造的DRAM(例如，参见专利文献1。)。

该种DRAM，例如如图13中示意性表示的那样，在主存储器阵列区域MM上，例如对于主位线/MBL2等的长度，配置有四根被分割成近似均等的长度的副位线/SBL20～/SBL23等。各主位线与未图示的读出放大器连接，从而将从存储器单元中读取出来的信号读出放大。

上述副位线和主位线，被配置成与未图示的存储器单元相同间隔。更详细地说，例如将图13中的剖切面Y的截面示于图14，则如图14所示，将副位线SBL00～SBL03…/SBLn0～/SBLn3、以及主位线MBL0～MBLn，以彼此间隔相等且上下重叠的方式配置在字线WL0(～WL255)和字线嵌入布线WL0_M(～WL255_M)之间。

上述的DRAM中，从存储器单元读取数据时的读出电压ΔV表示为：

ΔV＝{1/(1+Cb/Cs)}×VDD/2-Vnoise。其中，

Cb：主位线和副位线的寄生电容的合计(位线负载电容)

Cs：存储器单元的存储量

VDD：电源电压

Vnoise：因耦合噪声等而损失的信号电压。

上述位线负载电容Cb，按照图14所示，例如以主位线MBL1的布线间的寄生电容为例，则是边耦合(side coupling)电容Cc、重叠电容Co、临界(fringe)电容Cf的合计。

专利文献1：日本特开平6-349267号公报

然而，在以往的半导体存储装置中，例如，存在随着布线间隔的细小化，读出电压ΔV下降，很难实现稳定动作的问题。即，如果布线间隔被细小化，特别是边耦合电容Cc会增大，除其自身的影响外，耦合噪声也增大，从而导致了读出电压ΔV的下降。该影响尤以布线长比较长的情况下较为显著，如在上述的分层位线构造中的主位线或非分层构造情况下的位线。

发明内容

本发明是鉴于以上问题而形成的，目的在于即便例如将布线间隔细小化，仍可容易抑制读出电压的下降。

为了解决上述课题，本发明中的半导体存储装置，具有：沿行方向和列方向配置有多个存储器单元的存储器阵列；以及与各列的存储器单元对应形成的多个位线，其特征是，将上述多个位线分层化为主位线和副位线，上述主位线分散于多个布线层而形成，在同一布线层上相邻的上述主位线彼此的间隔，比相邻的上述副位线彼此的间隔更宽。

由此，与位线形成在单一的布线层上相比，可以容易加长相邻位线的间隔。因此，可以容易地降低边耦合电容，降低耦合噪声的影响。

由此，与将位线形成为单一的布线层的情况相比，可以容易加长相邻的位线的间隔。因此，可以容易降低边耦合电容，减小耦合噪声的影响。

根据本发明，例如即使将布线间隔细小化后，仍可容易抑制读出电压的下降等情况。

附图说明

图1是示意性地表示实施方式1的DRAM的要部的立体构造的立体图。

图2是图1的X1a剖视图。

图3是图1的X1b剖视图。

图4是图1的Y1剖视图。

图5是表示实施方式2的DRAM的构成的剖视图。

图6是示意性地表示实施方式3的DRAM的要部的立体构造的立体图。

图7是图1的Y2剖视图。

图8是表示实施方式4的DRAM的全局数据线GDL0等的电路图。

图9是表示同一DRAM的构成的剖视图。

图10是表示实施方式5的DRAM的构成的剖视图。

图11是表示实施方式6的DRAM的电路的电路图。

图12是表示同一DRAM的构成的剖视图。

图13是示意性地表示以往的DRAM的要部的立体构造的立体图。

图14是图13的Y剖视图。

符号说明如下：