[发明专利]制造半导体器件的方法

说明书

相关申请的交叉引用

本发明要求2007年11月9日提交的韩国专利申请2007-0114068的优 先权，其全部内容通过引用并入本文。

技术领域

本发明涉及一种制造半导体器件的方法，并且更具体地涉及半导体器 件的晶体管及其制造方法。

背景技术

随着半导体器件变得更加高度集成，在小的面积中制造可确保高电流 驱动能力和短沟道容限(short channel margin)的晶体管的方法成为重要 的事情。尤其是，确保高电流驱动能力对高速和低功率器件是必不可少的。

近来，已经对提高载流子迁移率进行了积极研究以确保高的电流驱动 能力。对栅极之下的沟道区施加某一水平的应力以提高载流子的迁移率。 因此，晶体管的导通电流(On-current)增加。P-型金属氧化物半导体 (PMOS)晶体管中的载流子是空穴而N-型金属氧化物半导体(NMOS) 晶体管中的载流子是电子。因此，PMOS和NMOS具有不同的结构以提 高载流子迁移率。

图1是典型PMOS晶体管的结构的截面图。

参考图1，在衬底10上形成隔离层11以限定有源区。

在衬底10上形成具有栅极绝缘层12A、栅电极12B和栅极硬掩模层 12C的堆叠结构的栅极12。在栅极12的侧壁上形成栅极间隔物13。

将栅极间隔物13附近的衬底10部分蚀刻至某一深度，以在衬底10的 源极/漏极区中形成凹陷R。然后，形成外延层14以填充凹陷R。由于应 该在平行于沟道区的方向上施加压应力以提高空穴即载流子的迁移率，因 此外延层14包括晶格常数比衬底10更大的材料。例如，当衬底10是硅(Si) 衬底时，外延层14可包括硅锗(SiGe)外延层。

通过在包括栅极间隔物13和外延层14的所得结构上形成压应力层15， 可对沟道区施加另外的应力。

当根据上述方法制造PMOS晶体管时，在源极/漏极区中形成比衬底 的晶格常数更大的外延层。因此，在平行于沟道区的方向上施加压应力， 由此提高空穴的迁移率。

然而，随着半导体器件变得更加高度集成，栅极间距降低。因此，PMOS 晶体管的饱和电流(ISAT)增益快速降低(参考图2，S.Tyagi，C.Auth 等在题为“An Advanced low power high performance，strained channel 65 nm technology”的文章中提出的，IEDM，2005)。其中形成外延层的源极/ 漏极区的面积随着栅极间距减小而减小。因此，当涉及提高PMOS晶体管 中的载流子的迁移率时，图1中说明的典型方法不是提高电流变化率的有 效方法。

图3是典型NMOS晶体管的结构的截面图。

参考图3，在衬底30上形成隔离层31以限定衬底30的有源区。

在衬底30上形成具有栅极绝缘层32A、栅电极32B、栅极硬掩模层 32C的堆叠结构的栅极32。在栅极32的侧壁上形成栅极间隔物33。

在包括栅极32和栅极间隔物33的所得结构上形成拉应力层34以诱导 晶格失配，由此在平行于沟道区的方向上施加拉应力。因此，NMOS晶体 管中的电子即载流子的迁移率得到增加。

然而，随着半导体器件变得更加高度集成，栅极间距降低。因此，栅 极之间形成的拉应力层的厚度Tx增加，由此快速降低应力效应Sxx(参考 图4)。这在A.Oishi，O.Fujii等人的题为“High performance CMOSFET Technology for 45 nm Generation and Scalability of Stress-Induced Mobility Enhancement Technique”的文章中公开，IEDM，2005。图3中 说明的典型方法也不是在NMOS晶体管中增加电流和提高载流子迁移率 的有效方法。

总之，随着半导体器件变得更加高度集成，栅极的间距减小。因此， 在PMOS晶体管的源极/漏极区中形成填充SiGe外延层的典型方法或在 NMOS晶体管上形成拉应力层的典型方法表现出减小的载流子迁移率。

发明内容

本发明的实施方案涉及提供制造半导体器件的方法。

根据本发明的一个方面，半导体器件的晶体管包括：衬底，衬底上的 栅极，在衬底中形成并且在其间具有沟道区的源极/漏极区，和在沟道区下 方形成的具有与衬底不同的晶格常数的外延层。