[发明专利]用于双端口SRAM应用的可编程控制块

权利要求书

1.一种存储器器件，其包括：

适合相对于第一时钟信号延迟第二时钟信号的第一多个延迟元件， 所述第一和第二时钟信号起触发存储器使能信号的作用，所述存储器使 能信号起触发存储器存取操作的作用；

适合改变第一延迟的第二多个延迟元件，与所述存储器器件的虚拟 位线相关联的信号线根据所述第一延迟响应存储在相关联的虚拟存储 器单元中的数据；以及

适合于当所述信号线的电压达到第一数值时被激活以执行读操作 的感应放大器。

2.根据权利要求1所述的存储器器件，其中所述第二多个延迟元件 被用来引入细延迟以调整所述第一延迟，所述存储器器件进一步包括：

适合引入粗延迟以调整第二延迟的第三多个延迟元件，与所述虚拟 位线相关联的第二信号线根据所述第二延迟响应存储在所述相关联的 虚拟存储器单元中的数据。

3.根据权利要求2所述的存储器器件，其中所述第二多个延迟元件 在所述虚拟位线被存取之前引入细延迟。

4.根据权利要求3所述的存储器器件，其中所述第三多个延迟元件 在所述虚拟位线被存取之后引入粗延迟。

5.根据权利要求4所述的存储器器件，其进一步包括响应所述第二 信号线的字线，所述字线适于当所述字线被选择时耦连存储器阵列的第 一存储器单元到一对相关联的真位线和互补位线，其中所述第一存储器 单元不是所述虚拟存储器单元。

6.根据权利要求5所述的存储器器件，其进一步包括：

第一时序逻辑块，其适合于在其时钟输入端子接收所述第一时钟信 号，以及在其数据输入端子接收读请求信号；以及

第二时序逻辑块，其适合于在其时钟输入端子接收所述第一时钟信 号，以及在其数据输入端子接收写请求信号。

7.根据权利要求6所述的存储器器件，其进一步包括：

可编程的延迟链，其适合于延迟所述第二时钟信号以产生延迟的第 二时钟信号；和

适合于在其第一和第二输入端子接收所述第一和第二时序逻辑块 的输出信号的信号产生块；所述信号产生块进一步适合于在其时钟输入 端子接收所述延迟的第二时钟信号；所述信号产生块响应第一反馈信号 而被复位，所述信号产生块适合于生成所述存储器使能信号。

8.根据权利要求7所述的存储器器件，其进一步包括第四多个延迟 元件，其适合于延迟从所述第三多个延迟元件接收的信号以生成所述第 一反馈信号。

9.根据权利要求8所述的存储器器件，其进一步包括控制块，所述 控制块适合于接收所述存储器使能信号、所述第一和第二时序逻辑块的 所述输出信号和所述第二信号线上的信号，以及生成控制所述存储器存 取操作的多个信号作为响应。

10.根据权利要求9所述的存储器器件，其中所述存储器器件是 静态随机存取存储器。

11.根据权利要求10所述的存储器器件，其中所述静态随机存取 存储器是双端口静态随机存取存储器。

12.根据权利要求11所述的存储器器件，其中所述双端口静态随 机存取存储器被布置在FPGA中。

13.根据权利要求12所述的存储器器件，其中所述第一、第二、 第三和第四多个延迟元件在所述FPGA被配置的周期内被编程。

14.一种操作存储器的方法，该方法包括：

相对于第一时钟信号延迟第二时钟信号；所述第一和第二时钟信号 起触发存储器使能信号的作用，所述存储器使能信号起触发存储器存取 操作的作用；

改变第一延迟，与所述存储器的虚拟位线相关联的第一信号线根据 所述第一延迟响应存储在相关联的虚拟存储器单元中的数据；以及

当所述第一信号线的电压达到第一数值时，在读周期期间激活感应 放大器。