[发明专利]用于双端口SRAM应用的可编程控制块

说明书

技术领域

本发明涉及集成电路(IC)，更具体地，涉及控制在嵌入到IC中的存储器中使用的信号的时序。 

背景技术

半导体制造工艺的进步已经使得在单个半导体衬底上制造的IC上形成的晶体管的数量日益增长，它见证了此类IC可执行的功能的种类和数量的同步地增长。一类IC使得其用户可以对IC被要求执行的功能进行编程。此类包括可编程IC，诸如可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、微处理器、协处理器、微控制器、可编程控制器或序列器(时序器)、图形控制器、存储器、DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、EPROM(电可编程只读存储器)、串行EPROM、闪式存储器和很多其它的IC。 

当FPGA首次由其制造商提供的时候，各种硬件块即一般所知的逻辑阵列块，典型地没有彼此相连。用户必须首先对FPGA进行编程来执行用户规定的功能。对FPGA的编程一般在软件的帮助下进行，在软件中，首先规定各种逻辑块之间的互联。在被执行之后，软件使得该被规定的互联产生，换句话说，它对FPGA编程以生成所需的逻辑和互联。因此FPGA消除客户特定的IC所需要的设计密集的和耗费时间的工作。 

FPGA一般包含逻辑块阵列，逻辑块阵列是可编程的并且被选择性地连接到互联线阵列以实现组合的和时序的逻辑功能。对可编程逻辑块的编程和它们与被选择的线路(例如总线线路)的连接一般地通过建立布置在FPGA中的大量可编程元件诸如配置单元或熔丝的状态来实现。 

除了各种其它的块，FPGA一般包含静态随机存取存储器(SRAM)单元阵列。该SRAM阵列可以含有用于读和写操作的单端口， 或者双端口，其中一个端口专用于读，而另一个端口专用于写操作，或者两个端口并行实现读/写功能。图1是与SRAM单元15相关联的单端口读和写路径的一部分的示意图。P沟道晶体管20、22和24在读和/或写操作之前将真位线(bitline)和互补位线BL和BL预充电到电源电压Vcc。在读操作期间，位线BL和BL通过晶体管32和34被耦连到感应放大器30并且响应读取列选择信号RCS。被感应的数据被作为信号DOUT和DOUT提供。在写操作期间，使用信号DIN和DIN提供的输入数据通过晶体管26和28被转移到位线BL和BL并且响应写入列选择信号WCS。 

图2是图1中示出的读和写操作中使用的信号的时序图。作为对读请求(未示出)之后时钟信号CLK上从低到高变换50的响应，信号BLPC进行从高到低变换52，信号WL进行从低到高变换54，以及信号RCS进行从高到低变换56。信号BLPC的变换52终止位线预充电操作。信号WL的变换54导通晶体管42和44以使SRAM单元15的反相器对44能被耦连到位线BL和BL，从而使这些位线能够产生电压差58。在T1时刻，位线BL和BL上的电压差，以及对应的虚拟(dummy)位线(未示出)达到一数值，该数值导致感应放大器30通过信号SAE的变换60被使能。其后，感应在位线BL和BL上的电压差的感应放大器30产生输出信号DOUT。读操作完成之后，上述的各种信号被恢复到其先前的数值。 

作为对写入请求(未示出)之后时钟信号CLK上从低到高变换80的响应，信号BLPC进行从高到低变换82从而终止位线预充电操作。变换82还导致信号WSC进行从低到高变换84以耦连位线BL和BL到数据输入线DIN和DIN，以使新数据能够被存储到单元15中。因此，在变换84之后，位线BL和BL变换到使用变换88示出的其新的互补值，反映输入数据DIN的新的低值86。其后，信号WL进行从低到高变换90以使单元15的反相器对44能够被耦连到携带新数据的位线，如由信号MC上的变换92所表示的，表示出存储器内容。如图2所示，写操作完 成之后，上述的各种信号被恢复到其先前的数值。 

众所周知，在被嵌入到FPGA中的双端口SRAM中成功地完成读和写操作要求维持在多个关键信号之间的准确时序裕量。例如，为执行成功的读操作，位线预充电信号BLPC必须在字线(wordline)选择信号WL被有效之前被断开，以允许在感应放大器被激活之前产生位线电压差。类似地，为执行成功的写操作，位线预充电信号BLPC必须在写入列选择信号WCS被有效之前被断开以提供新输入数据到位线。在各种存储器操作期间的这种时序裕量必须为所有合格的工艺、温度和电压变化而维持。