[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及半导体装置以及制造半导体装置的方法。特别是，本发明涉及这样的半导体及其制造方法：其中具有不同晶格常数的半导体材料在栅电极侧外延生长在凹入部分中。

背景技术

在设置有MOS晶体管的半导体装置中，已经积极地采用通过给半导体基板的沟道区域施加应力而改善载流子迁移率的技术。作为该技术之一，已经提出采用图11所示的结构。在该结构中，半导体基板101的表面通过隔离膜102隔离，并且栅电极104设置为延伸以横截隔离的有源区域103，而凹入部分设置在栅电极104的两侧。由具有与半导体基板101的晶格常数不同的晶格常数的半导体材料组成的外延层105设置在凹入部分中，并且用作源/漏区域。

在这样的情况下，例如，在p型MOS(PMOS)晶体管中，比构成半导体基板101的硅(Si)具有更大的晶格常数的硅锗(SiGe)生长成外延层105。由此，给沟道区域ch施加压应力，并且改善载流子迁移率。例如，参照日本未审查专利申请公开No.2006-165012(专利文件1)。

同样，在n型MOS(NMOS)晶体管中，比构成半导体基板101的硅(Si)具有更小的晶格常数的碳化硅(SiC)生长在外延层105中。由此，给沟道区域ch施加拉应力，并且改善载流子迁移率。例如，参照Kah Wee Ang等″Enhanced Performance in 50nm N-MOSFETs with Silicon-CarbonSource/Drain Regions(在具有碳化硅源/漏区域的50nm N-MOSFET中提高性能)″，IEDM Tech.Dig.，1069-1071，2004年12月(非专利文件1)。

在具有上述结构的半导体装置中，为了保证晶体管的特性彼此相等，重要的是抑制施加给沟道区域的应力上的变化。施加给沟道区域的应力通过外延层的深度即形成在半导体基板中的凹入部分的深度来控制。

然而，半导体基板中凹入部分的深度随着凹入部分的面积的减少而减少，这是由在半导体基板中形成凹入部分的蚀刻工艺期间产生的微载荷效应引起的。因此，外延层的深度的变化依赖于半导体基板上(在有源区域中)的栅电极的布局。

此外，关于由硅锗(SiGe)组成的外延层，随着布局面积的增加，结晶缺陷的数量增加，导致结泄漏的增加。

此外，在MOS晶体管中，布局面积可以通过采用这样的结构来降低：其中相反导电类型的扩散层与源和漏区域之一相邻设置，并且源和漏区域之一与相反导电类型的扩散层通过布置为表面层的硅化物层短路。在该结构中，若由硅锗(SiGe)组成的外延层用于PMOS晶体管的源/漏区域，则通过在半导体基板的表面层中扩散n型杂质例如砷(As)或者磷(P)形成的n型扩散层形成相反导电类型的扩散层。

然而，n型杂质在SiGe中的扩散率高于在由硅组成的半导体基板中的扩散率，即在砷(As)的情况下，约为七倍高，而在磷(P)的情况下，约为二倍高。因此，相反类型导电类型的扩散层(n型扩散层)中的n型杂质扩散进入相邻的源/漏区域(SiGe组成的外延层)中，并且易于到达沟道区域，因此增加了MOS晶体管的阈值。

因此所希望的是提供包括外延层的半导体装置，外延层的深度被控制而不依赖于布局，并且其中防止结晶缺陷的产生，因此能够改善特性，并且提供制造该半导体装置的方法。

发明内容

根据本发明的实施例，半导体装置包括设置在半导体基板上的栅电极和设置在栅电极的两侧的源/漏区域，该源/漏区域通过注入杂质形成。该源/漏区域包括外延层和扩散层，该外延层通过在该栅电极的侧部的凹入位置中外延生长晶格常数不同于半导体基板材料的晶格常数的半导体材料而形成，而该扩散层设置在半导体基板的表面层中。外延层的上表面高于半导体基底的表面。

根据本发明的另一个实施例，制造半导体装置的方法包括：第一步骤，在半导体基板上形成栅电极；第二步骤，通过掩膜图案蚀刻，在该栅电极的侧部凹陷形成该半导体基板的表面层；第三步骤，在该半导体基板的凹入部分上形成由晶格常数不同于该半导体基板材料的晶格常数的半导体材料组成的外延层；以及第四步骤，通过去除该掩膜图案来暴露该半导体基板的该表面层并且使杂质扩散进入该外延层和该半导体基板的该表面层来形成源/漏区域，该源/漏区域包括扩散有杂质的该外延层和通过在该表面层中扩散杂质形成的扩散层。所述外延层的上表面高于半导体基底的表面。