[发明专利]晶边蚀刻设备及其相关的晶片平坦化方法

说明书

技术领域

本发明涉及一种晶边蚀刻设备及其相关的晶片平坦化方法，尤指一种利用晶边蚀刻设备进行的晶片平坦化方法。

背景技术

在半导体装置的制作过程中，往往需要利用许多的多晶硅层、金属内连线层以及低介电材料层等材料来形成所需的半导体装置或集成电路。然而一般而言，晶片上所沉积的膜层往往具有厚度不均的问题或是表面水平高度不一的问题，使集成电路的表面呈现高低起伏的陡峭形貌(severe topography)，增加后续在进行图案转移(pattern transfer)工艺、化学机械抛光(chemicalmechanical polishing，CMP)工艺或其他膜层沉积工艺时的困难。所以在进入深亚微米的半导体工艺之后，半导体业者大多会使用平坦化效果优选的CMP工艺来均匀地研磨半导体芯片上具有不规则表面的目标薄膜层(targetthin film)，使半导体芯片在经过CMP工艺后能够具有平坦且规则的表面，达到半导体芯片表面的全面平坦化，以确保后续工艺的成品率。

以已知工艺而言，这种膜层厚度不均的问题在晶边(wafer bevel)附近尤其明显，且往往会导致晶边附近的晶片特别厚。即使于沉积工艺之后可以再进行CMP工艺，但由于晶边处的厚膜会阻碍CMP工艺的研磨浆料分布并且影响研磨垫接触时的应力分布，而且已知CMP机台本身也有其作用的限制，因此这时的CMP工艺实际上无法有效控制晶片边缘的形貌(edgetopography)，使得晶片边缘仍旧会呈现出陡峭的侧视轮廓(profile)。

请参照图1，其绘示的是已知方法所形成的晶片的膜层厚度关系示意图。其中，示意图的横坐标表示的是晶片各部分至晶片圆心的距离，示意图的纵坐标表示晶片的膜层厚度，而图1所示的晶片经过内层介电(inter-layerdielectric，ILD)层沉积工艺、CMP工艺与晶边清洗(wafer bevel rinse，WBR)后的膜厚状况。如图1所示，晶边的膜厚与中央区域的膜厚可能会相差800埃(angstrom)。较厚的晶边不但会影响CMP工艺的作用，而且晶片边缘附近容易产生许多边缘缺陷(defect)。这些边缘缺陷可能会影响后续工艺的进行，使得后续所制作的装置或结构也具有缺陷。举例来说，对于接触插塞的形成工艺而言，当进行接触窗的蚀刻工艺时，由于晶边处的膜厚较深，因此会导致晶边处的接触窗蚀刻不足，使得接触插塞不会与下方元件电连接，而形成开路(open)缺陷。另一方面，晶片边缘附近的边缘缺陷也可能会直接影响后续的蚀刻工艺或其他沉积工艺，例如当晶边处的膜厚越深时，蚀刻工艺通常会产生越多不理想的结核(nodule)现象。

有鉴于此，已知膜层制作方法会导致产品晶片不易通过晶片可接受度测试(wafer acceptance test，WAT)而降低产率(yield)，仍待进一步改善。如何制作出具有良好厚度与表面形貌的膜层仍是该领域所致力解决的一大课题。

发明内容

因此本发明的主要目的之一在于提供一种晶边蚀刻设备，以提升产品成品率并避免蚀刻时产生标记辨识不清的问题。

根据本发明的一实施例，本发明提供一种晶边蚀刻设备，其包含有晶片防护掩模(wafer-protecting mask)，且晶片防护掩模覆盖晶片的部分表面。晶片上定义有中央区域与环绕该中央区域的晶边区域。前述晶片防护掩模包含有中央遮蔽区以及至少一晶边遮蔽区。中央遮蔽区全面覆盖晶片的中央区域，而晶边遮蔽区从中央遮蔽区的外缘向外延伸而出，覆盖晶片的部分晶边区域，并且暴露出晶边区域的其余部分。

根据本发明的另一优选实施例，本发明另提供一种平坦化晶片的方法。首先，提供至少一晶片。晶片包含有基底与至少一位于该基底上的介电层，且晶片上定义有中央区域与环绕该中央区域的晶边区域。之后进行晶边蚀刻工艺，晶边蚀刻工艺不蚀刻晶片的中央区域与部分晶边区域，而蚀刻位于该晶边区域的其余部分的介电层。接着，再对晶片进行化学机械抛光工艺。

为了更近一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。

附图说明

图1绘示的是已知方法所形成的晶片的膜层厚度关系示意图。

图2、3、4、5、6、7和8为本发明第一优选实施例平坦化晶片的方法示意图。

图9与图10为本发明第二优选实施例平坦化晶片的方法示意图。

图11为本发明第三优选实施例晶边蚀刻工艺的遮蔽状况示意图。

图12绘示的是本发明第四优选实施例平坦化晶片10的方法示意图。