[发明专利]块解码器及包括块解码器的半导体存储器件

说明书

相关申请的交叉引用

本申请要求2007年8月6日提交的韩国第10-2007-0078545号专利申 请的优先权，其所有内容通过引用合并于此。

技术领域

本发明涉及一种块解码器及包括块解码器的半导体存储器件，更具体 而言，涉及一种可防止半导体存储器件由于该器件的泄漏电流而出故障的 块解码器。

背景技术

近来，对于可电编程和擦除且不需要每隔特定时间间隔即重写数据的 刷新功能的半导体存储器件，有日益增长的需求。为了开发能够存储大量 数据的大容量存储器件，在高度集成的存储器件方面，特别是在闪存方面， 已经进行了研究。

闪存通常被分类为NAND(与非)闪存和NOR(或非)闪存。在NOR 闪存的结构中，各存储单元独立地连接到位线和字线，因此，NOR闪存 具有良好的随机存取时间特性。在NAND闪存的结构中，各存储单元是 串联连接的，每单元串仅需一个接触，因而，NAND闪存具有良好的集 成度特性。因此，NAND结构通常用于高度集成的闪存中。

一般而言，闪存器件需要块解码器，以便基于块来选择存储单元阵列， 以执行存储单元的编程、读和擦除操作。

图1是示出一种常规闪存器件的块解码器的电路图。

参考图1，与非门ND1对地址信号XA、XB、XC和XD进行逻辑组 合。与非门ND2对与非门ND1的输出信号和编程预充电信号PGMPREb 进行逻辑组合。当地址信号XA、XB、XC和XD中的至少一个以低电平 输入时，与非门ND1输出高电平信号。当与非门ND1的输出信号和编程 预充电信号PGMPREb中的至少一个以低电平输入时，与非门ND2输出 高电平信号。

与非门ND3对与非门ND2的输出信号和块使能信号EN进行逻辑组 合。当块使能信号EN以低电平施加时，与非门ND3输出高电平信号， 以使晶体管N2接通。由此，节点Q1被复位。

晶体管N1响应于预充电信号PRE而接通，使得与非门ND2的输出 信号被施加到节点Q1。节点Q1的电位充当块选择信号BLKWL。晶体 管N3和N4分别响应于泵升电压(Pumping Voltage，Vpp)电平的第一 和第二控制信号GA和GB而接通，使得泵升电压Vpp被施加到节点Q1。 因此，块开关20响应于节点Q1的电位(即块选择信号BLKWL)而工 作。这样，全局字线GWL<31；0>与存储单元阵列30的字线被连接在一 起。

包括上述块解码器的半导体存储器件在工作时仅选择一个存储单元 块，并将所选择的存储单元块连接至全局字线。而未被选择的存储单元块 与全局字线是断开的。由于通过未被选择的存储单元块中的某存储单元的 位线泄漏电流，所选择的存储单元块的感测容限下降。也就是说，产生了 泄漏电流，其中预充电的位线的电荷通过未被选择的存储单元块中的存储 单元而放电。这样，在所选择的存储单元的感测操作期间会发生错误。

发明内容

本发明旨在提供一种半导体存储器件，所述半导体存储器件能够通过 以下方式来改善电特性：以在半导体存储器件工作时关断未被选择的存储 单元块的漏极选择晶体管、源极选择晶体管和侧晶体管的方式来防止流过 存储单元的泄漏电流。

根据本发明一个方面，一种半导体存储器件包括：存储单元块，其中 多个存储单元、漏极和源极选择晶体管及侧字线晶体管被连接成串结构； 块解码器，用于响应于预解码的地址信号而输出块选择信号，并用于控制 所述漏极和源极选择晶体管及所述侧字线晶体管；以及块开关，用于响应 于所述块选择信号将全局字线连接至所述存储单元块的字线。

所述块解码器包括：控制信号发生器，用于响应于所述预解码的地址 信号而输出控制信号；预充电单元，用于响应于第一和第二高电压解码信 号而对输出节点预充电；使能单元，用于响应于所述控制信号来控制所述 输出节点的电位；选择信号发生器，用于响应于操作信号来浮动选择节点 或使该选择节点放电至地电源(ground power source)；以及选择信号控 制器，用于响应于所述使能单元的内部信号将所述选择节点的电位施加至 所述漏极和源极选择晶体管及所述侧字线晶体管。

所述控制信号发生器包括：第一与非门，用于对所述预解码的地址信 号进行逻辑组合，并用于输出组合信号；以及第二与非门，用于对所述组 合信号和编程预充电信号进行逻辑组合，并用于输出所述控制信号。