[发明专利]形成半导体器件双镶嵌图案的方法

说明书

相关申请的交叉引用

本申请要求2007年10月10日提交的韩国专利申请10-2007-0102165的优先权，其全部通过引用并入本文。

技术领域

本发明涉及一种形成半导体器件的双镶嵌图案(dual damascenepattern)的方法，并且更具体地涉及可有效地除去在构成双镶嵌图案的沟槽和接触孔的边界部分存在的角状物的半导体器件双镶嵌图案的形成方法。

背景技术

随着半导体器件的高度集成，接触塞和上部结构(例如，线或接触垫)的对准容限变得不足。因此，已经应用能够同时形成接触塞和上部结构的双镶嵌工艺。

所述双镶嵌工艺包括数种方法。下面描述所述方法之一作为一个例子。首先，通过使用用于接触孔的掩模来蚀刻金属层间(inter-metal)介电层以形成接触孔。利用钝化层填隙(gap-filled)接触孔内部。使用掩模蚀刻绝缘层和钝化层，以形成连接至接触孔的沟槽。除去保留在接触孔内部的钝化层。因此，形成由接触孔和沟槽构成的双镶嵌图案。实施清洗工艺并利用导电材料填隙双镶嵌图案。因此，在接触孔中形成接触塞，并且在沟槽中形成线或接触垫。

然而，在形成沟槽的蚀刻工艺期间，在蚀刻沟槽的同时在接触孔周围形成聚合物层。因此，在接触孔的入口处保留的金属间介电层的量比在其它部分处更多，导致角状物(horn)形状(参考图1的100)。角状物形状在清洗工艺中弯曲。结果，弯曲的角状物形状可变成颗粒源。

发明内容

本发明涉及通过在形成沟槽的中间步骤中除去角状物形状，从而防止在形成沟槽的完成步骤中在接触孔的入口处形成角状物形状。

根据本发明的一个方面，提供一种形成半导体器件双镶嵌图案的方法。根据所述方法，在其上形成有半导体器件的元件的半导体衬底上形成绝缘层。在绝缘层中形成接触孔。在绝缘层上和接触孔内部形成钝化层。在钝化层上形成硬掩模图案。硬掩模图案暴露接触孔。通过使用采用硬掩模图案作为蚀刻掩模的第一蚀刻工艺，蚀刻钝化层的一部分和绝缘层的一部分以形成第一沟槽。使用采用硬掩模图案作为蚀刻掩模的第二蚀刻工艺，蚀刻填隙在接触孔内部的钝化层。通过使用采用硬掩模图案作为蚀刻掩模的第三蚀刻工艺，蚀刻绝缘层的一部分以形成第二沟槽，由此完成由第一沟槽和第二沟槽构成的第三沟槽。除去硬掩模图案和钝化层。

绝缘层可由氧化物材料形成。

钝化层可由底部抗反射涂层(BARC)材料形成。

第一沟槽具有可比第三沟槽浅5～50％的深度。

可实施第二蚀刻工艺，直至填隙在接触孔内部的钝化层的顶表面变得至少低于第三沟槽的底部。

第二蚀刻工艺可使用干蚀刻法来实施，使得在第三硬掩模图案之下的钝化层没有被蚀刻。

相对于绝缘层，第二蚀刻工艺可使用对钝化层具有高蚀刻选择性的气体来实施。

第二蚀刻工艺可使用包括CF₄气体和O₂气体的混合物或包括O₂气体的蚀刻气体来实施。

第一蚀刻工艺和第二蚀刻工艺可使用原位方法或异位(ex-situ)方法实施。

在除去硬掩模图案和钝化层之后，还可实施清洗工艺。

附图说明

图1是显示常规半导体器件的接触孔的照片；和

图2A至2I是说明根据本发明的形成半导体器件双镶嵌图案的方法的截面图。

具体实施方式

将参考附图描述根据本发明的具体的实施方案。然而，本发明不限于所述公开的实施方案，而是可以各种方式实施。提供所述实施方案以完成本发明的公开并使得本领域技术人员理解本发明的范围。本发明由权利要求的范围所限定。

图2A至2I是说明根据本发明的形成半导体器件双镶嵌图案的方法的截面图。

参考图2A，为半导体衬底200提供半导体器件元件如栅极图案TR。在快闪器件情况下，栅极图案TR可以是存储单元、选择晶体管或高压晶体管。在附图中，假设栅极图案TR是选择晶体管或高压晶体管。

每一个栅极图案TR具有栅极绝缘层202、第一导电层204、介电层206、第二导电层208和第三导电层210的堆叠结构。在第三导电层210上形成第一硬掩模图案212。当栅极图案TR是选择晶体管或高压晶体管时，如附图所示，第一导电层204和第二导电层208连接，从而与第三导电层210一起用作栅电极。第一导电层204可用作存储单元的浮置栅极电极，第二和第三导电层208和210可用作存储单元的控制栅极电极。第二导电层208通常由多晶硅形成，第三导电层210通常由金属制成以改善电极的电阻。附图标记200a表示结。