[发明专利]制造半导体器件的方法

说明书

相关申请的交叉引用

本发明要求2007年12月21日提交的韩国专利申请第10-2007-0135301 号的优先权，其全部内容通过引用并入本文。

技术领域

本发明涉及制造半导体器件的方法，并且更具体地涉及一种能够使用 钨层来防止栅极图案失效的制造半导体器件的方法。

背景技术

近来，用于半导体器件的栅极导电层表现为具有多晶硅层和钨层的堆 叠结构而不是仅具有单个多晶硅层的单层结构。这样做是为了减小栅极导 电层的电阻。然而，虽然钨层和多晶硅层的堆叠结构可减小栅极导电层的 电阻，但是在栅极图案化工艺之后的热处理期间，在钨层中可发生异常氧 化。

图1A和1B是钨层的异常氧化的显微视图。由于钨层11的异常氧化， 钨层11发生变形并且可最终脱离。附图标记12显示钨层11脱离并且暴露 于外侧。为克服这种限制，已经提出了一种先进侧壁(advanced sidewall， ASW)栅极。

图2示出先进侧壁(ASW)栅极的截面图。在图2中，ASW栅极包 括具有堆叠在衬底21上的栅极电介质22、多晶硅电极23、钨电极24和栅 极硬掩模层25的栅极图案。在栅极图案的侧壁上形成覆盖层26、钝化层 27、栅极间隔物28和蚀刻阻挡层29。在SAC蚀刻工艺中，蚀刻阻挡层29 保护栅极图案和衬底21。

覆盖层26是用于防止钨层异常氧化的薄膜，而钝化层27是用于防止 由于栅极图案的平滑边缘引起的栅极诱导漏极泄漏(GIDL)和热电子的 薄膜。此外，覆盖层26、钝化层27、栅极间隔物28和蚀刻阻挡层29是用 于保护栅极图案免受外界环境例如蚀刻工艺影响的薄膜。

ASW栅极可以通过上述方式防止钨层的异常氧化，但是其具有以下限 制。第一，如图3A的显微视图中的附图标记31所示，栅极图案可由于热 应力而向一侧倾斜，例如当在覆盖层26的沉积中对栅极图案施加700℃或 更高的沉积温度时。

第二，由图3B的显微视图可以看出，钨电极24的监测关键尺寸(CD) 是“CD2”，但是其实际CD(减去覆盖层26)是“CD1”。即，ASW栅极的 面积小于不形成覆盖层26的典型栅极的面积。这降低了钨电极24与多晶 硅层23的接触面积。因此，栅极图案的方块电阻增加，因而导致容易失效。

第三，由图3C的显微视图可以看出，具有用于保护栅极图案的覆盖 层26、栅极间隔物28和蚀刻阻挡层29的三层结构减小了栅极图案之间的 间隙，因而增大了深宽比。因此，在用于形成着陆塞的蚀刻工艺中可能不 暴露出衬底，并且用于保护栅极图案的薄膜可能过度损失。

因此，需要可防止栅极图案倾斜、防止栅极图案的方块电阻增加和防 止栅极图案之间间隙减小的技术。

发明内容

本发明的实施方案涉及一种制造半导体器件的方法，该方法能够防止 钨电极异常氧化和栅极图案倾斜。

而且，本发明的实施方案涉及提供一种制造半导体器件的方法，所述 方法能够通过减少用于形成栅极图案保护薄膜的工艺的数目来简化制造 工艺，并且确保用于接触孔的间隔。

此外，本发明的实施方案涉及提供一种制造半导体器件的方法，所述 方法能够确保钨电极的足够的CD，由此减小栅极图案的方块电阻。

根据本发明的一个方面，提供一种制造半导体器件的方法。所述方法 包括：在衬底上形成多个包括钨电极的栅极图案，实施等离子体氧化工艺 以在栅极图案的表面上形成覆盖层，在形成有覆盖层的衬底上形成蚀刻阻 挡层，形成层间电介质层以填充栅极图案之间的间隙，以及蚀刻栅极图案 之间的层间电介质层以形成接触孔。

附图说明

图1A和1B是钨层的异常氧化的显微视图。

图2示出先进侧壁(ASW)栅极的截面图。

图3A示出倾斜的栅极图案的显微视图。

图3B示出覆盖层的宽度的显微视图。

图3C示出用于保护栅极图案的三层薄膜的显微视图。

图4A至4H示出根据本发明的一个实施方案的制造半导体器件的方 法。

具体实施方式

以下，将参考附图详细描述根据本发明的制造半导体器件的方法。