[发明专利]非易失性存储装置及其制造方法

说明书

技术领域

示例实施例涉及一种半导体装置，例如，涉及一种翅片型非易失性存储装置。

背景技术

由于半导体产品的尺寸减小，操作速度提高，所以用于半导体产品的非易失性存储装置的操作速度和集成度已经提高。例如，已经使用闪速存储装置作为速度更高和集成度更高的非易失性存储装置。

传统的平面非易失性存储装置被构造为使得浮置栅电极和控制栅电极被叠置。然而，由于关于传统的平面非易失性存储装置的集成度会增大多少，传统的平面非易失性存储装置受到限制，所以平面传统非易失性存储装置在容量和/或速度上受到限制。

此外，为了提高传统平面非易失性存储装置的可编程性和速度，应该提高耦合比(coupling ratio)，所述耦合比可被定义为施加到控制栅电极的电压与施加到浮置栅电极的电压之间的比率。然而，当通过增加浮置栅电极的高度来增加耦合比时，会增大浮置栅电极在相邻的单元之间的面积，从而由寄生电容器导致相邻单元之间的干扰(interference)。

发明内容

如上所述，传统的平面非易失性存储装置可具有较低的集成密度和/或较低的可靠性的缺点。垂直三维非易失性存储装置可具有比传统的平面非易失性存储装置高的集成密度和快的操作速度。然而，在不使用昂贵的绝缘体上硅(SOI)基底的情况下，难以制造三维非易失性存储装置。

示例实施例可提供一种非易失性存储装置，该装置可具有更高集成密度、最佳结构，将相邻的单元之间的干扰最小化，并且不使用SOI基底。

示例实施例还可提供一种用较低成本制造所述非易失性存储装置的方法。

根据示例实施例，提供一种非易失性存储装置，该装置包括:半导体基底，包括主体和从主体突出的一对翅片；埋入绝缘层，填充在所述一对翅片之间；一对浮置栅电极，形成在所述一对翅片的外表面上以使其高度比所述一对翅片的高度高；控制栅电极，形成在所述一对浮置栅电极上。

所述非易失性存储装置还可包括设置在所述一对翅片的顶表面上的间隔绝缘层。间隔绝缘层、埋入绝缘层和所述一对浮置栅电极的上端可彼此对齐。

所述非易失性存储装置还可包括器件隔离层，其设置在主体上以覆盖所述一对翅片的与埋入绝缘层相对的外表面的下部。

可通过蚀刻体半导体晶片来形成所述半导体基底。

根据示例实施例，提供一种制造非易失性存储装置的方法，该方法包括以下步骤:通过蚀刻半导体基底形成主体和一对从主体向上突出的翅片；形成填充在所述一对翅片之间的埋入绝缘层；在所述一对翅片的外表面上形成一对浮置栅电极，所述一对浮置栅电极的高度比所述一对翅片的高度高；在所述一对翅片上形成控制栅电极。

可通过利用半导体基底上的间隔绝缘层作为蚀刻掩模来蚀刻半导体基底，从而形成所述一对翅片。

所述方法还可包括在半导体基底上形成器件隔离层，使得器件隔离层突出超过半导体基底，其中，间隔绝缘层形成在器件隔离层的突出超过半导体基底的侧壁上。

在形成埋入绝缘层之后，该方法还可包括通过将器件隔离层蚀刻至预定或期望的深度，从而暴露所述一对翅片的外表面的上部。

因此，通过减小翅片的宽度和缩短翅片之间的距离，根据示例实施例的非易失性存储装置可提高集成密度和/或防止短沟道效应，从而减少漏电流和关态电流。

此外，通过调整器件隔离层和间隔绝缘层的高度，非易失性存储装置可容易地控制耦合比，其中，可将耦合比定义为施加到控制栅电极的电压与施加到浮置栅电极的电压之间的比。

此外，由于浮置栅电极的宽度小，所以非易失性存储装置可显著降低沿翅片的相邻存储单元之间的干扰，从而减少由干扰导致的阈值电压变化并提高操作可靠性。

附图说明

通过结合附图进行的对本发明示例实施例的详细描述，本发明的上述和其它特点和优点将会变得更加清楚，其中:

图1是根据示例实施例的非易失性存储装置的透视图；

图2是沿图1的非易失性存储装置的线II-II′截取的剖视图；

图3是根据示例实施例的非易失性存储装置的剖视图；

图4是示出耦合比和比率A_b/A_t之间的关系的曲线图，其中，比率A_b/A_t为阻断绝缘层和浮置栅电极之间的接触面积与翅片和隧穿绝缘层之间的接触面积之比；

图5至图12是示出了根据示例实施例的制造非易失性存储装置的方法的剖视图。

具体实施方式