[发明专利]DMOS型半导体装置及其制造方法

说明书

技术领域

本发明涉及DMOS型半导体装置(DMOS：double diffused metal oxidesemiconductor)及其制造方法。

背景技术

DMOS型半导体装置(以下，简称为DMOS半导体)100如图9所示，在形成于半导体层(外延成长层)101的表面上的分离氧化膜层102上形成离子注入开口部103。就DMOS半导体100而言，从离子注入开口部103进行杂质元素的离子注入(渗杂)而形成基极层104，且共用离子注入开口部103分别注入作为相反的导电型的杂质元素的离子而形成源极层105和反向栅极层106。就DMOS半导体100而言，如图11所示通过做成将基极层104的扩散深度和源极层105的扩散深度在表面部的差作为沟道长度C的结构，从而具有容易实现短通道化，且利用基极层104的形状而实现高耐压化等的特点。

现有的DMOS型半导体100的制造方法一般通过从p型硅基板107的主表面离子注入杂质元素并使其在内部扩散，从而形成n型埋入扩散层108，在该埋入扩散层108和硅基板107的主表面上形成n型外延成长层101。就制造方法而言，在外延成长层101上例如通过区域性硅氧化法(LOCOS：localOxidation of silicon)形成较厚膜的分离氧化膜层102。此时，形成离子注入开口部103。

就制造方法而言，在外延成长层101上通过栅极氧化膜109形成栅极部110(参照图10)。就制造方法而言，栅极部110的一部分和离子注入开口部103共同构成自对准并在外延成长层101上进行p型杂质元素的离子注入而扩散形成基极层104。就制造方法而言，通过用栅极部110的一部分构成自对准并在基极层104内进行n型杂质元素的离子注入，从而在基极层104内扩散形成薄的源极层105(参照图11)。就制造方法而言，从离子注入开口部103向基极层104内进行p型杂质元素的离子注入，从而扩散形成反向栅极层106。

就制造方法而言，通过与上述源极层105的形成同时或者用其它工序，在外延成长层101内进行n型杂质元素的离子注入而扩散形成漂移层113，且再在该漂移层113内进行同型杂质元素的离子注入从而扩散形成漏极层114。再有，就制造方法而言，实施电极形成工序等来制造如图9所示的DMOS型半导体100。

专利文献1(日本特开2004-39774号公报)公开了实现了在接通状态且流过通道电流的状态下的源极、漏极之间的耐压特性的提高的DMOS类型的N通道型高耐压晶体管。就高耐压晶体管而言，由包含源极层和漏极层之间的通道区域而形成的第一基极层和从该第一基极层向漏极层下的区域伸出的薄的第二基极层构成基极层，用该部分缓和由漏极电压引起的电场，实现耐压特性的提高。

但是，在DMOS半导体100中，在形成基极层104之后，形成源极层105和反向栅极层106的期间，实施退火处理(热氧化处理)。在DMOS半导体100中，在栅极氧化膜109上形成栅极部110，但由于在上述的后工序中实施的热氧化处理而在栅极部110的端部栅极氧化膜109受到影响，从而如图11所示发生层厚和形状不稳定的栅极鸟嘴部115。

在DMOS半导体100中，如上所述从离子注入开口部103向基极层104内进行杂质元素的离子注入，从而扩散形成源极层105。在DMOS半导体100中，此时将栅极部110的端部作为自对准进行杂质元素的离子注入，但从栅极部110的端部向其下层区域的扩散小。在DMOS半导体100中，源极层105由此在基极层104中横跨栅极鸟嘴部115的发生区域而形成。

在DMOS半导体100中，如上所述将基极层104的扩散深度和源极层105的扩散深度在表面部的差作为沟道长度C而构成。在DMOS半导体100中，由于源极层105横跨栅极鸟嘴部115的发生区域而形成，因而存在受到由栅极鸟嘴部115的层厚和形状的波动所引起的影响，从而使特性发生波动或成品率降低的问题。

发明内容

因此，本发明的目的在于提供一种通过形成不受栅极鸟嘴部的影响的稳定的源极层而提高特性的DMOS型半导体装置(DMOS半导体)及其制造方法。