[发明专利]形成半导体器件的图案的方法

说明书

技术领域

本发明涉及形成半导体器件的精细图案的方法，更具体地说，涉及防止在双重曝光工序的第一和第二掩模工序中产生缺陷以克服曝光器的分辨率极限的方法。

背景技术

随着半导体器件变小并且集成度变高，芯片面积随着存储器容量的增加而成比例地增加，但是，形成半导体器件图案的单元区域的面积减小。由于有限的单元区域中需要更多的图案来保证存储器具有所需的容量，因此减小图案的临界尺寸(CD)从而使图案变得更加精细。

通常使用光刻工序来获得具有较小CD的图案。光刻工序包括：在基板上涂覆光阻剂；通过使用波长为365nm、248nm、193nm和153nm的光源利用具有精细图案的曝光掩模对光阻剂曝光；以及执行显影工序以形成限定精细图案的光阻图案。

在光刻工序中，如等式R＝k1×λ/NA所示，分辨率(R)由光源的波长(λ)和数值孔径(NA)来决定。在该等式中，k1是具有物理极限的工序常数，从而不可能通过一般方法来减小k1的值。对于使用短波长的曝光器，需要一种对短波长有高反应性的新型光阻材料，因而难以形成CD小于该短波长的精细图案。

因此，已经开发出一种双重图案化技术(double patterningtechnology)，该双重图案化技术使用曝光器使图案重叠以获得精细图案。

双重图案化工序包括在半导体基板上形成第一硬掩模。第一硬掩模限定的CD为精细图案的CD的3倍。在第一硬掩模上形成第二硬掩模，使第二硬掩模与第一硬掩模交替排布，从而通过第一硬掩模和第二硬掩模获得精细图案。然而，精确排布第一硬掩模和第二硬掩模的工序裕量减小，从而导致双重图案化工序的裕量减小。

为了防止裕量减小，形成牺牲氧化物图案，并且在氧化物图案的侧壁上形成间隔物，从而可以将间隔物用作限定精细图案的硬掩模。虽然使用间隔物形成精细图案的方法可以增大形成精细图案的工序裕量，但是虚设图案(dummy pattern)也变小从而使虚设图案产生缺陷。

如上所述，在形成半导体器件的精细图案的传统方法中，由于曝光器的分辨率极限，难以形成具有小CD的精细图案。在克服该极限的双重图案化工序中，在执行两次的掩模形成工序中图案可能会不对准。虽然开发出使用间隔物形成精细图案的方法，但是在形成精细图案的间隔物硬掩模形成工序中也限定了虚设图案。因此，虚设图案变差并且半导体器件的良率及可靠性降低。

发明内容

本发明的各种实施例涉及使用间隔物形成半导体器件的精细图案的方法。在所述方法中，与形成限定虚设图案的掩模图案的步骤分离地形成限定精细图案的间隔物。所述使用间隔物形成限定精细图案的硬掩模图案的方法提高了半导体器件的良率和可靠性。

根据本发明的一个实施例，一种形成半导体器件的精细图案的方法包括：在半导体基板上限定单元区域和外围电路区域；在所述半导体基板上形成基层；在所述单元区域的基层上形成牺牲图案；在所述牺牲图案的侧壁上形成间隔物；移除所述牺牲图案以形成间隔物图案；在所述外围电路区域的基层上形成限定外围电路图案的掩模图案；以及使用所述间隔物图案和光阻图案对所述单元区域和所述外围电路区域中的基层图案化，以获得单元图案和外围电路图案。

所述方法还包括在形成所述间隔物图案时在划线道(scribelane)上形成对准键或覆盖键标图案。

所述掩模图案将虚设图案限定为浮雕或雕刻型。

一种形成半导体器件的精细图案的方法包括：在半导体基板上形成第一硬掩模层；在所述第一硬掩模层上形成蚀刻阻挡膜；在所述蚀刻阻挡膜上形成牺牲膜；在所述牺牲膜上形成第二硬掩模层；对所述第二硬掩模层图案化以形成第二硬掩模图案，从而由间隔物区域限定精细图案；使用所述第二硬掩模图案蚀刻所述牺牲膜以形成牺牲图案；移除所述第二硬掩模图案以在所述牺牲图案的侧壁上形成间隔物；移除所述牺牲图案以形成间隔物图案；形成限定虚设图案的光阻图案，所述虚设图案用于在所述间隔物图案的外侧区域中形成接垫；使用所述间隔物图案和所述光阻图案作为掩模蚀刻所述蚀刻阻挡膜和所述第一硬掩模层；以及移除所述间隔物图案、所述光阻图案和所述蚀刻阻挡膜，以形成限定所述精细图案的第一硬掩模图案。

附图说明

图1a至图1g是示出根据本发明实施例的形成半导体器件的精细图案的方法的示意图。

图2是示出在根据本发明实施例的形成精细图案的方法中用于形成对准键的工序的剖视图。

图3a和图3b是示出在根据本发明实施例的形成半导体器件的精细图案的方法中用于形成虚设图案的工序的剖视图。