[发明专利]宽带数字信道化测向器

说明书

(一)技术领域

本发明涉及的是一种信号处理装置。

(二)背景技术

对于宽频带测向系统来说，利用相位干涉仪原理进行测向是一种较为常用的测向方法。但传统的相位干涉仪测向系统采用的是模拟接收机，对于相位差的提取也是利用模拟鉴相器得到，测向精度受模拟器件的影响，一般可以达到几度。采用模拟信道化接收，可以提高接收机灵敏度，但是设备复杂、成本较高。随着高速ADC的发展，中频数字接收技术被广泛用于电子侦察系统。因此，设计一个具有大瞬时带宽、高灵敏度且将比相数字接收于一体的接收装置具有较高应用价值。

(三)发明内容

本发明的目的在于提供一种可以解决高速数据的处理问题，降低滤波器的阶数，节省FPGA资源的宽带数字信道化测向器。

本发明的目的是这样实现的：

其组成包括第一高速A/D1、第二高速A/D2、主FPGA3、从FPGA4、DSP5、PLL时钟6和时钟分配7，两路中频信号分别输入第一高速A/D1和第二高速A/D2，高速A/D采样后的数字信号送入主FPGA3和从FPGA4中进行数字化处理，主FPGA3和从FPGA4分别通过地址线、数据线与DSP5互连，主FPGA3与从FPGA4之间通过数据传输线互连，主FPGA3连接PLL时钟6，PLL时钟6连接时钟分配7，时钟分配7与第一高速A/D1和第二高速A/D2分别连接。

所述的采样后的数字信号送入主FPGA3和从FPGA4中进行数字化处理是：高速A/D采样数据首先输入LVDS模块8进行降速处理，其中抽取因子为D，CODE模块9将调整后数据送入多相滤波模块10，其中多相滤波模块10中主要包括了D个子带滤波器、D个相应的复系数因子相乘以及D点的DFT运算，多相滤波模块的D路输出后续分别对应连接D个CORDIC模块11；全局时钟模块12利用FPGA内部PLL核产生，PLL时钟配置模块13为外部PLL时钟芯片提供配置程序，AD采样配置模块14为高速AD提供配置。

本发明利用高速A/D完成对中频信号的采样，并采用并行交叉采样技术，用两路1GHz的A/D并行实现2GHz采样，瞬时带宽可达到1GHz，并利用两通道之间的相位差完成来波入射角度测量。

本发明的组成包括了高速A/D1和A/D2、主FPGA3、从FPGA4、DSP5、PLL时钟6和时钟分配7；高速A/D1和A/D2分别完成两路中频信号的采样，采样后的数字信号送入主FPGA3和从FPGA4中进行数字化处理。

本发明的数字接收部分全部在FPGA和DSP中完成。采用高效结构实现数字信道化处理，将宽频带划分为多个子带，并采用IP核实现FIR滤波，节省了片内DSP核资源。数字接收与处理过程全部在主FPGA3和从FPGA4中完成；将高速采样后的数据首先经过降速处理，并对数据进行调整，将调整后的数据分别送入信道化中的子带滤波器，各子带滤波器输出结果乘以相应复系数后进行DFT运算，并利用数字鉴相算法将鉴相结果送入DSP5完成角度计算。

基于本发明的宽带数字信道化接收方法为：利用高速A/D完成中频信号的采样送入各自FPGA中，由于高速A/D采样速率较高，送入FPGA中的数据的数据率可达到几百兆赫兹，FPGA很难直接进行实时处理，这就需要对高达几百兆的数据率进行降速处理，并对数据进行调整，将调整后的数据分别送入信道化中的子带滤波器，各子带滤波器输出结果乘以相应复系数后进行DFT运算，并利用数字鉴相算法实现，其结果送入DSP5完成角度计算。

本发明的数字接收方法采用了高效结构的数字信道化接收方法，一方面解决了高速数据的处理问题，另一方面利用多相结构降低了滤波器的阶数，在实现相同功能结构的基础上节省了FPGA的资源。

(四)附图说明

图1是本发明的工作原理框图；

图2是本发明数字接收部分内部功能结构框图。

(五)具体实施方式

下面结合附图举例对本发明做更详细地描述：