[发明专利]单一晶粒尺寸半导体元件绝缘被覆结构及其工艺

说明书

技术领域

本发明涉及一种半导体元件绝缘被覆结构及其工艺，尤其涉及一种单 一晶粒尺寸半导体元件绝缘被覆结构及其工艺。

背景技术

半导体封装提供集成电路保护、散热、及电路导通等功能，公知技术除 高阶封装技术，如球栅阵列封装(Ball Grid Array，BGA)、倒装芯片封装 (Flip-Chip，FC)、及多晶片模块(Multi Chip Module，MCM)，最常用的还是 导线架封装方式，其主要为粘晶(Die Bond)、焊线(Wired Bond)、封装 (Molding)、及印字(Marking)等封装过程。

如，中国台湾专利证号I249208“晶圆级封装工艺与晶圆级晶粒 尺寸封装结构”，提供晶圆，该晶圆具有第一表面与相对于该第一表面之一 第二表面及至少一个切割道；在该晶圆的该第一表面上形成多个盲孔，其中 该晶圆具有多个第一接垫，且每一个该些盲孔的位置分别对应于该些第一接 垫其中之一的位置；在该些盲孔内形成多个导电柱，其中每一个所述多个导 电柱的一端分别与所述多个接垫其中之一电性连接；在该晶圆的该第一表面 上配置多个胶框；将衬底配置于所述多个胶框上，其中该衬底与该晶圆之间 通过所述多个胶框维持间隙；以及研磨该晶圆，以暴露出每一个所述多个导 电柱的另一端。其中，所述多个第二接垫上形成多个焊球；该晶圆的该第二 表面上形成重配线路层；该重配线路层上形成多个焊球，且所述多个焊球经 由该重配线路层电性连接至所述多个第二接垫。

然而，上述公知采用导线架封装，利用粘晶、焊线、及封装等，使得封 装工艺繁琐复杂且耗费时间，造成成本提高。

因此，本发明人有感上述缺点的可改善，且依据多年来从事此方面的相 关经验，悉心观察且研究，并配合学理以及被动元件工艺的运用，而提出一 种设计合理且有效改善上述缺点的本发明。

发明内容

因此本发明的目的在于提供一种单一晶粒尺寸半导体元件绝缘被覆结 构及其工艺，达到简化工艺及降低成本的目的。

根据本发明的上述目的，本发明提出一种单一晶粒尺寸半导体元 件绝缘被覆工艺，包括下列步骤：首先提供单一晶粒尺寸半导体元件及治具； 将该单一晶粒尺寸半导体元件的上表面贴附于该治具；然后执行绝缘被覆工 艺，一起将该治具、及该单一晶粒尺寸半导体元件放置于镀膜设备，形成绝 缘被覆层于该单一晶粒尺寸半导体元件上，通过该治具遮蔽该单一晶粒尺寸 半导体元件的上表面，该单一晶粒尺寸半导体元件的上表面定义金属引线区 域(Metal Wire Area)，该金属引线区域形成两个金属垫(Metal Pad)；接着一起 将该治具、及该单一晶粒尺寸半导体元件从该镀膜设备取出，随后分离该治 具与该单一晶粒尺寸半导体元件；随后将该单一晶粒尺寸半导体元件的两端 形成导电层，该导电层覆盖于该绝缘被覆层、及该两个金属垫；以及最后将 该单一晶粒尺寸半导体元件的两端形成电镀层，该电镀层包覆于该导电层。

在所述的单一晶粒尺寸半导体元件绝缘被覆工艺中，该晶粒尺寸半导体 元件的长宽高尺寸约为0.6mm×0.3mm×0.5mm、1.0mm×0.5 mm×0.5mm、或1.6mm×0.8mm×0.5mm。

在所述的单一晶粒尺寸半导体元件绝缘被覆工艺中，该两个金属垫用以 与其他衬底电性连接。

本发明具有以下有益效果：

(一)利用被动元件的工艺，可以得到相同的可靠度，但是尺寸 较小的半导体元件，举例说明，单一晶粒的大小已经可以轻易制作到 1.0mm×0.5mm×0.5mm，甚至0.5mm×0.25mm×0.25m m，保护该单一晶粒尺寸半导体元件不受环境影响，如水气、或灰尘等其 他异物影响。

(二)利用被动元件工艺的治具、及设计，不仅简单化半导体元件 封装工艺，且同时在该单一晶粒尺寸半导体元件上形成被动元件采用的端 电极与具备焊接界面的电镀层，用以与其他衬底电性连接，节省了精密封装 设备的费用，并降低工艺的难度。

为了使本发明的叙述更加详尽与完备，以下发明内容中，提供许多不同 的实施例或范例，可参照下列描述并配合图式，用来了解在不同实施例中的 不同特征的应用。

附图说明

图1为本发明实施例的方法流程图。

图2为本发明实施例的单一晶粒尺寸半导体元件的立体示意图。

图3为本发明实施例的单一晶粒尺寸半导体元件放置治具的立体示意 图。