[发明专利]半导体存储装置

权利要求书

1、一种半导体存储装置，与时钟同步地输入输出数据信号，其特征在于，该半导体存储装置包括：

输入信号延迟电路，用于对输入信号进行延迟，输出延迟的被延迟输入信号；

延迟时钟生成电路，用于使输入时钟延迟互不相同的多种时延，生成多个延迟时钟；

多个被延迟输入信号保持电路，用于根据所述多个延迟时钟分别保持所述被延迟输入信号；

输入信号获取时序判定电路，用于根据所述被延迟输入信号保持电路中保持的多个保持信号，输出判定信号，该判定信号表示应获取被延迟输入信号的时序；和

保持信号选择器电路，用于将所述多个保持信号汇集成一个信号。

2、根据权利要求1所述的半导体存储装置，其特征在于，所述半导体存储装置进一步包括判定信号保持电路，用于在规定的时刻保持从输入信号获取时序判定电路输出的判定信号，

根据所述判定信号保持电路中保持的判定信号，控制所述多个被延迟输入信号保持电路。

3、根据权利要求2所述的半导体存储装置，其特征在于，所述半导体存储装置进一步包括判定-设置信号选择器电路，用于将所述判定信号和规定的设置信号选择性地保持于所述判定信号保持电路。

4、根据权利要求1所述的半导体存储装置，其特征在于，输入信号获取时序判定电路在被延迟输入信号保持电路中保持的多个保持信号之中，对于每一对根据时延互为最接近的延迟时钟进行保持的保持信号，比较所述保持信号。

5、一种半导体存储装置，与时钟同步地输入输出数据信号，其特征在于，该半导体存储装置包括：

输入信号延迟电路，用于对输入信号进行延迟，输出延迟的被延迟输入信号；

延迟时钟生成电路，用于使输入时钟延迟互不相同的多种时延，生成多个延迟时钟；

多个被延迟输入信号保持电路，用于根据所述多个延迟时钟分别保持所述被延迟输入信号；

输入信号获取时序判定电路，用于根据在规定的时刻保持于所述被延迟输入信号保持电路中的多个保持信号，输出判定信号，该判定信号表示应获取被延迟输入信号的时序；和

保持信号选择器电路，用于将所述多个保持信号汇集成一个信号，

根据所述判定信号，控制所述多个被延迟输入信号保持电路。

6、根据权利要求5所述的半导体存储装置，其特征在于，

输入信号获取时序判定电路，

初始化后，在所有被延迟输入信号保持电路中保持的保持信号的电平相同的期间，输出将所有被延迟输入信号保持电路置于有效状态的判定信号，

在任何一个被延迟输入信号保持电路中保持的保持信号的电平与其他保持信号不同时，输出之后只将所述一个被延迟输入信号保持电路置于有效状态的判定信号。

7、一种半导体存储装置，与时钟同步地输入输出数据信号，其特征在于，该半导体存储装置包括：

输入信号延迟电路，用于对输入信号进行延迟，输出延迟的被延迟输入信号；

延迟时钟生成电路，用于使输入时钟延迟互不相同的多种时延，生成多个延迟时钟；

多个第一保持电路，用于根据所述多个延迟时钟分别保持所述被延迟输入信号；

多个第二保持电路，用于根据所述多个延迟时钟之中时延最短的延迟时钟分别保持所述第一保持电路的保持信号；

获取时序判定电路，用于根据所述第一保持电路的多个保持信号，生成分别对从各第二保持电路输出的保持信号的传输进行控制的时序判定信号，并根据时延最短的延迟时钟保持各生成的时序判定信号；和

保持信号选择器电路，用于根据所述时序判定电路中保持的时序判定信号，对从第二保持电路输出的多个保持信号的传输进行控制，并且汇集成一个信号。

8、根据权利要求7所述的半导体存储装置，其特征在于，

所述第二保持电路根据时延最短的延迟时钟保持第一保持电路的保持信号；

所述输入信号获取时序判定电路，

在第一保持电路的所有保持信号相同时，选择根据时延最短的延迟时钟对保持于第一保持电路中的保持信号进行保持的第二保持电路的保持信号，

并且基于对于每一对根据时延互为最接近的延迟时钟保持于第一保持电路中的保持信号进行的所述保持信号的比较，选择其他第二保持电路的保持信号。