[发明专利]使用逻辑芯片的半导体器件

说明书

技术领域

本发明涉及一种半导体器件，诸如系统级封装型的半导体器件。

背景技术

伴随着信息处理技术的进步要求半导体器件具有多功能和高性能。作为满足这种需求的技术，已知系统级封装(“SiP”)型的半导体器件，其中多个大规模集成电路(LSI)被封装在单个封装中。在系统级封装型的半导体器件中，要求封装尺寸的微小化和管脚数的减少。由于这些因素，系统级封装型半导体器件已占主导，其中在不包括用于直接从存储芯片输出数据的任何外部端子(下面称为外部存储端子)的情况下安装了逻辑芯片和存储芯片。

在不具有外部存储端子的封装中，在系统被组装在封装中后可能难以执行存储测试。在不具有外部存储端子的封装中，已知一种通过外部端子以及逻辑芯片测试电路用于在存储芯片上执行测试的技术，所述外部端子用于将数据输入到封装中的逻辑芯片/或从逻辑芯片中输出，如日本专利申请公开(JP-P2004-158098A)中所示。

图1是示出传统系统级封装型半导体器件101的构造的电路图。半导体器件101包括逻辑芯片102和存储芯片103。半导体器件101还包括总线控制端子105、数据输入/输出端子106、时钟供应端子107和地址/控制信号供应端子108。所述端子可连接到测试仪104。半导体器件101不具有专用于存储芯片103的作为外部端子的端子。因而，当在存储芯片103上执行测试时，逻辑芯片102被设置为测试模式以便数据和信号通过测试电路传输到存储芯片103以及实现通过逻辑端子到存储芯片103的访问。

总线释放控制信号I/O_en通过总线控制端子105提供以控制存储芯片数据写入中测试电路的总线释放。寄存器设置数据DATA通过数据输入/输出端子106提供。另外，存储芯片数据读取的结果通过数据输入/输出端子106输出。时钟信号CLK通过时钟供应端子107提供，以控制存储芯片103。地址信号Add和控制信号Ctrl通过地址/控制信号供应端子108提供。地址信号Add指定存储芯片103的地址，而控制信号Ctrl用于控制存储芯片103。

如图1所示，逻辑芯片测试电路提供有第一触发器111到第四触发器114，以允许高速操作。触发器111到114形成在高频的信号线上，以减少信号传播中的变化。

提供给数据输入/输出端子106的数据信号通过触发器传输到存储芯片103。因此，数据信号以几个时钟脉冲的延迟提供给存储芯片103。图2是示出设置有2级触发器的系统级封装型半导体器件101的操作的时序图，其中第一触发器111和第二触发器112串联设置，而第三触发器113和第四触发器114串联设置。参照图2，在数据写入存储芯片103的情形下，通过数据输入/输出端子106提供的数据信号以2个时钟脉冲的延时提供给存储芯片103。相反，在数据从存储芯片103读取的情形下，数据信号通过数据输入/输出端子106以2个时钟脉冲的延迟从存储芯片103输出。这就是说，当数据信号写入存储芯片103和从其读取时，总共造成4个时钟脉冲的延迟。

图3是示出当对存储芯片103连续执行数据读取和数据写入时，系统级封装型半导体器件101的操作的时序图。通常，除非数据写入在数据读取后立即执行，不能执行对存储芯片103的连续操作。因而，在图3所示的操作的情形下，假设在第一写入命令WRT后4个时钟脉冲提供读取命令RED，以及然后，在读取命令后5个时钟脉冲再次提供写入命令WRT。在这种情形下，数据输入/输出端子106在第二写入命令提供的情况下，同时用于数据输入和数据输出。这就是说，不能同时执行数据读取和数据写入的操作。因而，在使用触发器的传统电路构造中，不可能执行其中数据读取和数据写入连续执行的操作测试。

换句话说，在传统系统级封装型半导体器件101中，当存储芯片103通过逻辑芯片测试电路以高速操作进行测试时，测试数据信号与逻辑芯片102中的时钟信号同步。因此，当数据信号被提供给存储芯片103或从存储芯片103输出时由于触发器造成时钟延迟。因此，由于时钟延迟，难以对存储芯片数据读取以及所述数据读取随后的存储芯片数据写入的连续操作进行测试。

发明内容

因此，本发明的主题是提供一种半导体器件，其中能够执行对存储芯片数据读取和在所述数据读取后进行数据写入的连续操作。