[发明专利]可减少芯片电源电压降的集成电路封装方法及电路装置

说明书

技术领域

本发明涉及集成电路封装，尤指一种设置复数个电源传输单元并将芯片的逻辑闸单元的电源接收端直接耦接于电源传输单元以消除电源电压降的集成电路封装方法及其相关集成电路装置。

背景技术

集成电路封装属于半导体产业的后段加工制程，主要是将晶圆上的集成电路予以分割、黏晶，并加上外接引脚及包覆。而其成品(封装体)主要是提供一个引接的接口，内部电性讯号可透过封装材料，例如引脚，将其连接到系统，并提供硅芯片免于受外力与水、湿气、化学物破坏与腐蚀等。常见的集成电路封装方式包含有双列直插式封装(Dual In-line Package，DIP)、塑料方型扁平式封装(Plastic Quad Flat Package，PQFP)、塑料扁平封装(Plastic FlatPackage，PFP)、针栅数组封装(Pin Grid Array Package，PGA)、球栅数组封装(Ball Grid Array Package，BGA)等。

集成电路封装由芯片、导线架(Lead Frame)及壳体所组成。请参考图1，图1显示现有集成电路装置10的剖示图，包含有芯片102、芯片托盘(DiePaddle)104、引脚(Finger)106、金线108及壳体100。芯片102为集成电路装置10的核心单元，用来进行模拟或数字讯号处理。芯片托盘104与引脚106为导线架，承载芯片102及焊接金线108，使信号得以顺利传递。壳体100用来填充模穴(Cavity)，以保护集成电路装置10，其材质可为陶瓷或塑料，如热固性环氧树脂(Epoxy Molding Compound，EMC)。一般而言，金线108与引脚106的电感值约为1nH/mm(纳亨每毫米)及0.8nH/mm，例如在256引脚的薄型方型扁平式封装(Low Profile Quad Flat Package)中，金线108与引脚106的长度为3mm与8~10mm，所形成的等效电感值则约为10.2nH。

在0.25um制程以前，一般都将芯片102上的电源网格(Power Grid)当作理想网络。实际上，这种假设在集成电路设计上是不存在的，尤其当集成电路制程演进到0.18um及以下的超深次微米时，线材的宽度越来越窄，导致其电阻值上升。在此情形下，包括电源网络在内的所有联机的阻抗特性变得非常明显，导致集成电路中电源和地网络上电压的下降或升高，亦即电压值不再是稳定不变的单一值了，这种现象称为电源电压降(IR Drop)，而电源电压降的大小则取决于从电源引脚到逻辑闸单元之间的等效电阻的大小。

图2显示芯片102内部逻辑电路20的示意图，G1、G2、G3、G4表示逻辑电路20的逻辑闸单元，R11～R18表示对应路径的等效电阻，而IG1、IG2、IG3、IG4表示逻辑闸单元G1、G2、G3、G4所消耗的电流。逻辑电路20透过引脚Pad1、Pad2接收电源电压VDD和地电压VSS，当有开关动作时，若仅有逻辑闸单元G4运作，而其它逻辑闸单元的电流都为0，则逻辑闸单元G4处电源电压VDD的电源电压降为：IG4×(R11+R12+R13+R14)；而逻辑闸单元G2处电源电压VDD的电源电压降为：IG4×(R11+R12)。换句话说，每一逻辑闸单元的电流都会对其他逻辑闸单元造成不同程度的电源电压降。如果连接到金属在线的逻辑闸单元同时有翻转(开关)动作，那么电源电压降将会很大。然而，某些应用中，同时翻转的动作是必需的，例如频率网络和其所驱动的缓存器。此外，电源电压降可能是局部或全面性的。当相邻位置一定数量的逻辑闸单元同时有逻辑翻转动作时，就引起局部电源电压降现象，而电源网格某一特定部份的电阻值特别高时，也会导致局部电源电压降。

当芯片的电源电压降过高时，尽管逻辑仿真显示设计是正确的，逻辑闸单元仍会发生功能故障，使芯片彻底失效的问题。通常唯有重新设计布局方式才能解决上述问题。因此，电源设计已经成为芯片设计成功与否的关键因素之一。

发明内容

本发明所要解决的技术问题是提供一种可减少芯片电源电压降的集成电路封装方法，它不但可以减少芯片电源电压降，并且降低了生产成本。为此，另外本发明还提供一种可减少芯片电源电压降的集成电路装置。

为了解决以上技术问题，本发明提供了如下技术方案：