[发明专利]电子器件及其制造方法

说明书

技术领域

本发明涉及电子器件及其制造方法，并且本发明涉及以下这种电子器件和该电子器件的制造方法，即：该电子器件包括堆叠在配线基板上的多个半导体芯片和密封这些多个半导体芯片的密封树脂。

背景技术

图1是现有技术的电子器件的剖视图。

参考图1，现有技术的电子元件200具有配线基板201、半导体芯片202-204、密封树脂205和外部连接端子206。

配线基板201具有芯基板211、导通部212、焊盘213和216以及阻焊层214和217。

芯基板211是一种板状的并且具有通孔219的基板。导通部212布置在通孔219中。导通部212的上端与焊盘213连接，导通部212的下端与焊盘216连接。焊盘213布置在芯基板211的上表面211A上。焊盘213与导通部212的上端连接。连接在焊盘213上的金属线222与半导体芯片202电连接。

阻焊层214布置在芯基板211的上表面211A上，并使焊盘213露出。焊盘216布置在芯基板211的下表面211B上。焊盘216与导通部212的下端连接。外部连接端子206布置在焊盘216上。阻焊层217布置在芯基板211的下表面211B上，并使焊盘216露出。

半导体芯片202具有半导体基板226、半导体集成电路227、电极焊盘228和保护膜229。半导体集成电路227布置在半导体基板226的上表面侧。电极焊盘228布置在半导体集成电路227上并与半导体集成电路227电连接。连接在配线基板201的焊盘213上的金属线222与电极焊盘228连接。因此，半导体芯片202与配线基板201电连接。保护膜229布置在半导体集成电路227上，并使电极焊盘228露出。具有上述构造的半导体芯片202是通过短路开路测试(shortopen test)的芯片。然而，半导体芯片202是没有进行功能检验(具体地说，是对布置在半导体芯片202中的半导体集成电路227进行的操作检查(例如，检查存在或不存在读取错误))的芯片。也就是说，半导体芯片202不是确好芯片(KGD，Known Good Die)。通过粘贴在半导体基板226的下表面上的粘性层232将半导体芯片202粘接在配线基板201的阻焊层214上。

半导体芯片203具有半导体基板234、半导体集成电路235、电极焊盘236和保护膜237。半导体集成电路235布置在半导体基板234的上表面侧。电极焊盘236布置在半导体集成电路235上并与半导体集成电路235电连接。连接在半导体芯片202的电极焊盘228上的金属线223与连接在半导体芯片204的电极焊盘244上的金属线224都与电极焊盘236连接。因此，半导体芯片203与半导体芯片202和204电连接。保护膜237布置在半导体集成电路235上，并使电极焊盘236露出。具有上述构造的半导体芯片203是通过短路开路测试的芯片。然而，半导体芯片203是没有进行功能检验(具体地说，是对布置在半导体芯片203中的半导体集成电路235进行的操作检查(例如，检查存在或不存在读取错误))的芯片。也就是说，半导体芯片203不是KGD(Known Good Die)。通过粘贴在半导体基板234的下表面上的粘性层232将半导体芯片203粘接在半导体芯片202的保护膜229上。

半导体芯片204具有半导体基板242、半导体集成电路243、电极焊盘244和保护膜245。半导体集成电路243布置在半导体基板242的上表面侧。电极焊盘244布置在半导体集成电路243上并与半导体集成电路243电连接。连接在半导体芯片203的电极焊盘236上的金属线224与电极焊盘244连接。因此，半导体芯片204与半导体芯片203电连接。保护膜245布置在半导体集成电路243上，并使电极焊盘244露出。具有上述构造的半导体芯片204是通过短路开路测试的芯片。然而，半导体芯片204是没有进行功能检验(具体地说，是对布置在半导体芯片204中的半导体集成电路243进行的操作检查(例如，检查存在或不存在读取错误))的芯片。也就是说，半导体芯片204不是KGD(Known Good Die)。通过粘贴在半导体基板242的下表面上的粘性层232将半导体芯片204粘接在半导体芯片203的保护膜237上。例如，可以使用NAND型闪存储器作为半导体芯片202-204。

密封树脂205布置在配线基板201上，以便密封堆叠的半导体芯片202-204和金属线222-224。例如，可以使用具有热固性的模塑树脂作为密封树脂205。