[发明专利]电容元件及其制造方法

说明书

技术领域

本发明是关于一种电容元件；特别是有关于一种采用晶片级工艺的电容元件及其制造方法。

背景技术

运算集成电路元件通常需要耦合电容来降低杂讯，离集成电路元件越近的电容，所产生的寄生电感越小，可以有较佳的电性表现。已知的电容元件有表面安装式电容元件(Surface Mounting Device type capacitor)、薄膜电容元件及沟槽式电容元件。传统的表面安装式电容元件1是以多层方式达到高电容，如图1所示，主要是以厚膜印刷方式印刷电极12在介电层10上，再作堆叠与烧结。烧结温度通常需要千度以上。虽然可以使用多层制作，电容值可以高，但因为制作出来的表面安装式电容元件1需要再组装于基板20上，如图2所示，会增加组装的成本。再者，去耦合电容元件1与集成电路元件22的距离相隔着基板20，利用该电容元件1降低集成电路元件22杂讯的效果不佳。再者，随着可携式电子元件缩装的需求，电子封装整体的尺寸不断的缩小，表面安装式电容元件1的尺寸也逐渐缩小，但尺寸的缩小却也增加组装时的成本。

薄膜电容元件已知有使用薄膜工艺制作，而利用介电材料层厚度的降低来提高电容。这一制作方法可与集成电路工艺相结合，但单位面积的电容密度还是有一定的限制，如果使用多层结构来达到高电容密度，则会增加掩模数目与制作成本。沟槽式电容元件是在硅晶片上挖出间隔很密且洞很小的沟槽，并在沟槽内填入薄的介电材料，以得到相当高的电容密度，但此方式工艺困难，制造费用比较昂贵，如美国专利第5,150,276号及美国专利第5,393,373号。

发明内容

本发明提供一种电容元件及其制造方法，可在低温下将具高介电材料及多层垂直式平板电极的电容元件制作在一晶片上，而与该晶片上的主动元件整合在一起，可缩短电容元件与主动元件的距离，使电容元件与主动元件有效结合，以提高主动元件的电性表现。

本发明提供一种电容元件及其制造方法，可采用低温工艺将该电容元件直接制作在一晶片上，以减少该电容元件组装及制作的费用。

本发明提供一种电容元件及其制造方法，采用晶片级低温工艺将具高介电材料及多层垂直式平板电极的电容元件直接制作在晶片上。

本发明提供一种电容元件垂直堆叠结构及其制造方法，利用硅导孔(Through Silicon Via，TSV)技术于每一电容元件内形成垂直导线，再通过对接这些电容元件的垂直导线，以于晶片上制作垂直堆叠电容元件。

据上述，本发明提供的一种电容元件，是包括一具有至少一主动元件的半导体衬底及至少一电容元件是具有一介电材料基体、多个第一平板电极、一第一共同导线、多个第二平板电极及一第二共同导线。该电容元件形成于该半导体衬底中一预定区域，该介电材料基体位于该半导体衬底中该预定区域。这些第一平板电极从该半导体衬底的一表面垂直延伸于该介电材料基体中而彼此平行配置。该第一共同导线形成于该半导体衬底的该表面上并电连接这些第一平板电极。这些第二平板电极从该半导体衬底的该表面垂直延伸于该介电材料基体中，并与这些第一平板电极交错平行配置。该第二共同导线相对于该第一共同导线而形成于该半导体衬底的该表面上并电连接这些第二平板电极。

本发明还提供一种电容元件的制造方法，其包括：提供一半导体衬底，该半导体衬底是具有至少一主动元件；形成至少一空腔于该半导体衬底中一预定区域；填入一介电材料基体于该空腔中；形成多个彼此平行的平板状引线孔垂直贯穿该介电材料基体；及形成多个平板电极于这些平板状引线孔内并同时形成一导线图案于该半导体衬底的一表面上，其中这些平板电极包括彼此交错配置的第一组平板电极及第二组平板电极，该导线图案包括一第一共同导线连接这些第一组平板电极、一第二共同导线连接这些第二组平板电极、一第一平行导线连接该第一组平板电极的最外侧平板电极，及一第二平行导线连接该第二组平板电极的最外侧平板电极。