[发明专利]一种基于MOS电流模逻辑的高速电流开关驱动器

说明书

技术领域

本发明涉及一种模拟集成电路中的电流开关驱动器，尤其涉及一种低噪声、低失真的MCML(MOS Current Mode Logic，MOS电流模逻辑)高速电流开关驱动器。

背景技术

随着集成电路的迅速发展和便携式设备的广泛使用，低压、低功耗、高效率成为当今集成电路的发展方向。降低电源电压是实现低压低功耗的有效途径之一，但会降低集成电路运行的速度，同时其噪声也会对低电源电压工作下的芯片产生更为显著的影响。

MOS电流模逻辑(MCML)被认为具有较低的功耗延时以及可以调节的输出摆幅，可在低电源电压下工作并获得较为优异的噪声和速度性能。电流开关广泛应用于数模转换器、DC-DC转换器等模拟及数模混合电路中，并构成一些基本电路结构。

但传统的电流开关由于驱动信号的不同步、时钟溃通效应或者控制信号设置不当而使输出信号产生较大失真，对信号的后处理增加了难度，导致必须附带其余整形电路，增加了芯片成本和设计难度。

发明内容

为了解决上述问题，本发明的目的是提供一种基于MOS电流模逻辑的高速电流开关驱动器，使得电流开关驱动信号同步，并可有效减小溃通效应。

为了达到上述目的，本发明提供一种基于MOS电流模逻辑的高速电流开关驱动器，包括：

MOS电流模逻辑锁存电路，用于接收电流开关驱动信号，并对所述电流开关驱动信号进行锁存和限幅，使所述电流开关驱动信号同步；

MOS电流模逻辑电流开关，用于接收经所述MOS电流模逻辑锁存电路处理的信号，产生限幅的电流源驱动信号，并调整电流开关驱动信号交叉点；以及

具有NMOS开关的共源共栅电流源，用于接收经所述MOS电流模逻辑电流开关处理的所述电流开关驱动信号，并输出低失真的电流信号；

所述MOS电流模逻辑电流开关包括：PMOS晶体管M10、PMOS晶体管M11、PMOS晶体管M12、PMOS晶体管M13、NMOS晶体管M14、NMOS晶体管M15、NMOS晶体管M16，其中

PMOS晶体管M10的源极与体端、PMOS晶体管M11源极与体端、PMOS晶体管M12源极与体端和PMOS晶体管M13的源极与体端均接电压源Vdd，PMOS晶体管M11的栅极和PMOS晶体管M12的栅极相连并接低电平；

PMOS晶体管M10的栅极和PMOS晶体管M13的栅极分别作为负相输入端Vin_n和正相输入端Vin_p；

PMOS晶体管M10的漏极、PMOS晶体管M11的漏级、NMOS晶体管M14的漏级与NMOS晶体管M15的栅极相连，并作为正相输出端Vout_p；PMOS晶体管M12的漏极、PMOS晶体管M13的漏级、NMOS晶体管M15的漏级与NMOS晶体管M14的栅极相连，并作为负相输出端Vout_n；

NMOS晶体管M14的源极、NMOS晶体管M15的源极与NMOS晶体管M16的漏极相连，NMOS晶体管M16的源极与衬底接地，NMOS晶体管M16的栅极接第二偏置电压Vbias2。

优选地，所述MOS电流模逻辑锁存电路包括：PMOS晶体管M1、PMOS晶体管M2、NMOS晶体管M3、NMOS晶体管M4、NMOS晶体管M5、NMOS晶体管M6、NMOS晶体管M7、NMOS晶体管M8和NMOS晶体管M9，其中

PMOS晶体管M1的栅极与PMOS晶体管M2的栅极相连并接低电平，该PMOS晶体管M1与PMOS晶体管M2的衬底与源极均与电压源vdd相连，NMOS晶体管M3的漏极、NMOS晶体管M5的栅极与NMOS晶体管M4的漏极相连，并与PMOS晶体管M1的漏级相连，作为负相输出端-Q；

NMOS晶体管M5的漏极、NMOS晶体管M4的栅极与NMOS晶体管M6的漏极相连，并与PMOS晶体管M2的漏级相连，作为正相输出端+Q；

NMOS晶体管M4的源极和NMOS晶体管M5的源极相连，并且接到NMOS晶体管M8的漏级，NMOS晶体管M3的源极和NMOS晶体管M6的源极相连，并且接到NMOS晶体管M7的漏级；NMOS晶体管M3的栅极和NMOS晶体管M6的栅极分别作为电流开关驱动信号的正相输入端+D和负相输入端-D；

NMOS晶体管M7的栅极和NMOS晶体管M8的栅极分别作为时钟信号的正相输入端+Clk与负相输入端-Clk，并作为切换尾电流的开关；

该NMOS晶体管M7的源极和NMOS晶体管M8的源极与NMOS晶体管M9的漏级相连，NMOS晶体管M9的源极与衬底端接地，NMOS晶体管M9的栅极接第一偏置电压Vbias1。