[发明专利]SiN掩蔽技术制备纳米级CMOS集成电路的方法

权利要求书

1.一种SiN掩蔽技术制备纳米级CMOS集成电路的方法，按如下步骤进行：

第一步.在Si衬底(1)上热氧化一层SiO₂缓冲层(2)，在该缓冲层上淀积一层SiN(3)，用于阱区注入的掩蔽；

第二步.在SiN层上分别光刻N阱和P阱，同时进行N阱和P阱推进，在Si衬底(1)分别形成P阱(4)和N阱(5)；

第三步.刻蚀掉P阱(4)和N阱(5)上部及其之间的SiN层和SiO₂层，然后再在整个衬底表面生长一层SiO₂缓冲层和SiN层，在SiN层上光刻场隔离区，氧化形成隔离区(6)，再通过湿法刻蚀掉P阱(4)和N阱(5)表面的SiN和SiO₂层；

第四步.在N阱和P阱上热氧化生长4～8nm厚的SiO₂栅介质层(7)，在N阱上淀积一层120～150nm厚的p型掺杂的Ploy-Si层(8a)，在P阱上淀积一层120～150nm厚的n型掺杂的Ploy-Si层(8)，作为栅极，掺杂浓度＞10²⁰cm^-3；

第五步.在Ploy-Si上淀积生长一层厚度为20～60nm的SiN(9)，作为栅极的保护层；

第六步.在SiN层上再淀积一层120nm厚的Ploy-Si(10)，作为制造过程中的辅助层，辅助生成侧壁；

第七步.在Ploy-Si的区域中刻蚀出符合电路要求的窗口(10a)；

第八步.在整个Si衬底上淀积一层60～130nm厚的SiN介质层(11)，覆盖整个表面；

第九步.刻蚀衬底表面上的SiN，保留Ploy-Si侧壁的SiN；利用Ploy-Si与SiN的刻蚀速率比11∶1，刻蚀SiN表面的Ploy-Si；刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Ploy-Si；再利用Ploy-Si与SiN的刻蚀速率比，刻蚀掉SiN侧壁保护区域以外的Ploy-Si，形成nMOSFET的栅极(s)和pMOSFET的栅极(sa)，并在阱区上淀积一层4～8nm厚的SiO₂，形成栅极侧壁的保护层(12)；

第十步.在P阱区进行n型离子注入，自对准生成nMOSFET的源区(13)和漏区(14)，在N阱区进行p型离子注入，自对准生成pMOSFET的源区(15)和漏区(16)；

第十一步.在n/pMOSFET的栅、源和漏区上光刻引线，构成电沟道为45～90nm的CMOS集成电路。

2.根据权利要求1所述的方法，其中，第七步所述的在Ploy-Si的区域中刻蚀出符合电路要求的窗口，是根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，宽度取2～3.5μm。

3.根据权利要求1所述的方法，其中，第九步所述的pMOSFET的栅极和nMOSFET栅极的长度根据第八步淀积的SiN厚度确定，取45～90nm。

4.一种SiN掩蔽技术制备纳米级CMOS集成电路的方法，包括如下步骤：

步骤1.在Si衬底(1)上热氧化一层SiO₂缓冲层(2)，在该缓冲层上用LPCVD的方法淀积一层SiN(3)，用于阱区注入的掩蔽；

步骤2.在SiN层上分别光刻N阱和P阱，同时进行N阱和P阱推进，在Si衬底(1)分别形成P阱(4)和N阱(5)；

步骤3.刻蚀掉P阱(4)和N阱(5)上部及其之间的SiN层和SiO₂层，然后再在整个衬底表面生长一层SiO₂缓冲层和SiN层，在SiN层上光刻场隔离区，氧化形成隔离区(6)，再通过湿法刻蚀掉P阱(4)和N阱(5)表面的SiN和SiO₂层；

步骤4.在N阱和P阱上热氧化生长4nm厚的SiO₂栅介质层(7)，再在该SiO₂栅介质层上应用LPCVD的方法在N阱上淀积一层厚度均为120nm的p型掺杂的Ploy-Si层(8a)，在P阱上淀积一层厚度均为120nm的n型掺杂的Ploy-Si层(8)，作为栅极，掺杂浓度＞10²⁰cm^-3；

步骤5.在Ploy-Si上应用UVCVD的方法淀积生长一层厚度为20nm的SiN(9)，作为栅极的保护层；

步骤6.在SiN层上再应用LPCVD的方法淀积一层120nm厚的Ploy-Si(10)，作为制造过程中的辅助层，辅助生成侧壁；

步骤7.在Ploy-Si的区域中刻蚀出符合电路要求的窗口(10a)；

步骤8.在整个Si衬底上应用LPCVD的方法淀积一层60nm厚的SiN介质层(11)，覆盖整个表面；

步骤9.刻蚀衬底表面上的SiN，保留Ploy-Si侧壁的SiN；利用Ploy-Si与SiN的刻蚀速率比11∶1，刻蚀SiN表面的Ploy-Si；刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Ploy-Si；再利用Ploy-Si与SiN的刻蚀速率比，刻蚀掉SiN侧壁保护区域以外的Ploy-Si，形成nMOSFET的栅极(s)和pMOSFET的栅极(sa)，最后用LPCVD的方法在阱区上淀积一层4nm厚的SiO₂，形成栅极侧壁的保护层(12)；

步骤10.在P阱区进行n型离子注入，自对准生成nMOSFET的源区(13)和漏区(14)，在N阱区进行p型离子注入，自对准生成pMOSFET的源区(15)和漏区(16)；

步骤11.在n/pMOSFET的栅、源和漏区上光刻引线，构成电沟道为45nm的CMOS集成电路。