[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及半导体装置及其制造方法，特别涉及具有耐高压结构的电力用 半导体装置及其制造方法。

背景技术

功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧 化物半导体场效应晶体管)等具有耐高压结构的电力用半导体装置的开发在不 断进展中。这种电力用半导体装置，与配置功率MOSFET的基板的元件部的 耐压相比，可将基板的元件部的外周围的耐压设定得较高。在该基板的外周围 采用例如降低表面电场(RESURF：reduced surface field)结构。

降低表面电场结构是在施加反向偏压时，从元件部向其外周围在横向上延 伸耗尽层来确保耐压的结构。降低表面电场结构与采用通常的FLR结构的电 力用半导体装置相比，可以以比较小的占有面积来实现耐高压。即，降低表面 电场结构可以提高电力用半导体装置的集成度。

功率MOSFET，例如将n型硅单晶基板上的n型外延层作为漏极区域， 在该漏极区域上构成p型基层，在该p型基层上构成n型源极区域。在p型基 层的表面上构成栅极(gate)绝缘膜，在该栅极绝缘膜上构成栅极。构成降低 表面电场结构的降低表面电场层由配设在n型外延层的p型半导体区域来构 成。

关于具有降低表面电场结构的电力用半导体装置，记载于下述专利文献1 中。

专利文献1：美国专利5801418号

但是，前述的电力用半导体装置并未考虑以下内容。在具有耐高压结构的 电力用半导体装置中，n型外延层的杂质密度设定得比p型基层低，为了确保 n型外延层和p型基层的电荷平衡，将降低表面电场结构的降低表面电场层(p 型半导体区域)的杂质密度设定得较低。就是说，由于不能在同一制造工序中 形成降低表面电场层和功率MOSFET的p型基层，因此，在半导体制造工艺 中，相对于p型基层的制造工序，需另外设定降低表面电场层的制造工序。另 外，在降低表面电场层表面(上面)侧产生金属污染时，为了抑制n型外延层 和p型基层的纵截面的可蓄积的电荷的电荷平衡的急剧破坏，而需要将降低表 面电场层的结深设定为深到某种程度。因此，在降低表面电场的制造工序中， 为了得到深的结深，需要增加高温长时间的扩散工序。另外，由于增加了高温 长时间的扩散工序，因此，使电力用半导体装置的制造成本上升。

发明内容

本发明是为了解决上述问题的提出的发明。因而，本发明提供一种不用增 加高温长时间的扩散工序就具备实现耐高压的降低表面电场结构，并可提高可 靠性的半导体装置及其制造方法。此外，本发明提供一种可减少制造成本的半 导体装置及其制造方法。

为了解决上述问题，本发明的实施方式所涉及的第1特征为，一种半导体 装置，其具备半导体元件区域、第4半导体区域和沟道；所述半导体元件区域 具有配设在基板中央部、具有互相间隔的第1导电型的第1半导体区域和第2 半导体区域，并且具有在第1半导体区域和第2半导体区域之间具有以露出于 基板主面的方式配设的与第1导电型相反的第2导电型的第3半导体区域；所 述第4半导体区域被设置成比基板中央部更多在基板的端侧的主面上露出，与 第3半导体区域电连接，同时在与第3半导体区域相同条件下构成，并且与第 3半导体区域具有相同导电型；所述沟道在第4半导体区域内的从第4半导体 区域的主面至不满其结深的范围内形成。

在第1特征所涉及的半导体装置中，优选在沟道内部埋设介电体。另外， 沟道优选以沿着从基板中央部向着基板的端部的第1方向延伸，在与第1方向 交叉的第2方向上形成多个排列的平面条纹形状。另外，沟道优选以沿着与从 基板中央部向着基板的端部的第1方向相交叉的第2方向延伸，在第1方向上 形成多个排列的平面条纹形状。另外，沟道优选以沿着从基板中央部向着基板 的端部的第1方向多个排列的同时，还在与第1方向相交叉的第2方向上形成 多个排列的平面点形状。另外，沟道优选与基板的端部相比，更密集地配设在 半导体元件区域侧。另外，沟道优选与半导体元件区域侧相比，更密集配设在 基板的端部。