[发明专利]薄TIM无核高密度无凸点封装的形成方法和由此形成的结构有效
申请号: | 200810166159.5 | 申请日: | 2008-09-25 |
公开(公告)号: | CN101533785A | 公开(公告)日: | 2009-09-16 |
发明(设计)人: | 汤加苗;D·陆;赵柔刚 | 申请(专利权)人: | 英特尔公司 |
主分类号: | H01L21/50 | 分类号: | H01L21/50;H01L21/58;H01L21/56;H01L23/13;H01L23/31 |
代理公司: | 上海专利商标事务所有限公司 | 代理人: | 陈 炜 |
地址: | 美国加利*** | 国省代码: | 美国;US |
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摘要: | |||
搜索关键词: | tim 无核 高密度 无凸点 封装 形成 方法 由此 结构 | ||
1.一种形成微电子结构的方法,其包括:
在支承架上形成释放层,其中所述支承架包括至少一个底座和空腔,且所 述释放层覆盖所述至少一个底座和空腔;
将多个支承环放置在所述空腔中;
将多个管芯放置在所述底座上,其中所述管芯的顶面与所述支承环的顶面 基本齐平;
用包封剂填充所述管芯的侧壁和所述支承环的侧壁之间的间隙;
在所述管芯的顶面上堆积多个层。
2.如权利要求1所述的方法,其特征在于,还包括将所述支承架从所述 释放层释放。
3.如权利要求1所述的方法,其特征在于,还包括将所述管芯单片化成 单个封装。
4.如权利要求1所述的方法,其特征在于,还包括将TIM附连至所述管 芯的底面。
5.如权利要求4所述的方法,其特征在于,还包括将散热片附连至所述 TIM。
6.如权利要求4所述的方法,其特征在于,所述管芯和在所述管芯的顶面 上所堆积的多个层之间的至少一个互连包括无凸点管芯衬底互连。
7.一种形成微电子结构的方法,其包括:
将多个支承环放置在支承架的释放层上,其中所述支承架包括底座和空 腔,所述释放层覆盖所述底座和所述空腔,并且其中所述支承环置于所述支承 架的所述空腔内;
将多个管芯放置在所述支承架的所述底座上,其中所述管芯的顶面与所述 支承环的顶面基本齐平;
在所述管芯的顶面上堆积多个层。
8.如权利要求7所述的方法,其特征在于,还包括用包封剂填充所述管 芯的侧壁和所述支承环的侧壁之间的间隙。
9.如权利要求7所述的方法,其特征在于,所述管芯具有在约25微米至 约500微米之间的厚度。
10.如权利要求7所述的方法,其特征在于,还包括将TIM附连至所述管 芯的底面。
11.如权利要求10所述的方法,其特征在于,所述TIM具有在约10微米 至约150微米之间的厚度。
12.如权利要求7所述的方法,其特征在于,所述管芯具有在约25微米 至约500微米之间的厚度。
13.一种微电子结构,其包括:
设置在支承架上的释放层,其中所述支承架包括至少一个底座和空腔,且 所述释放层覆盖所述至少一个底座和空腔;
设置在所述空腔中的多个支承环;
设置在所述底座上的多个管芯,其中所述管芯的顶面与所述支承环的顶面 基本齐平;
设置在所述管芯的顶面上的多个积层。
14.如权利要求13所述的微电子结构,其特征在于,还包括设置在所述 管芯的底面上的TIM。
15.如权利要求13所述的微电子结构,其特征在于,还包括设置在所述管 芯的侧壁和所述支承环的侧壁之间的包封剂。
16.如权利要求13所述的微电子结构,其特征在于,所述管芯具有在约 25微米至约500微米之间的厚度。
17.如权利要求13所述的微电子结构,其特征在于,所述TIM具有在约 10微米至约150微米之间的厚度。
18.如权利要求13所述的微电子结构,其特征在于,所述管芯和积层之间 的至少一个互连包括无凸点管芯衬底互连。
19.如权利要求17所述的微电子结构,其特征在于,还包括设置在所述 TIM上的散热片。
20.如权利要求13所述的微电子结构,其特征在于,所述释放层包括硅 酮。
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H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造