[发明专利]非易失性半导体存储装置及其控制方法

说明书

本申请是申请号为2004100476796(申请日：2004年5月26日)同名申请的分案申请。

技术领域

本发明涉及一种非易失性半导体存储装置，特别是一种电可擦除可编程ROM(EEPROM：Electrically Erasable Programmable ROM)。

背景技术

在由单一的晶体管构成存储单元的EERROM中，由具有浮动栅以及控制栅这种双栅构造的晶体管构成各存储单元。

在这种两重门构造的晶体管的情况下，通过使在浮动栅的漏极所产生的热电子向着源极加速，穿过门绝缘膜注入到浮动栅，来进行信息的写入。

然后，通过根据是否有电荷被注入到浮动栅来检测出存储单元晶体管的动作特性的差，来进行信息的读出。

这样的存储单元的构造分为两种，一种叫做叠层栅型，另外一种叫做分裂栅型。

分裂栅型的存储单元如图6所示，在漏极1和源极2之间所形成的沟道上，浮动栅4经绝缘膜3部分重叠在源极2上，另外控制栅5经绝缘膜6部分重叠在浮动栅4上。

采用这种分裂栅型存储单元的非易失性半导体存储装置的概略结构如图7所示。多个存储单元被配置为n×m行列，存储单元阵列为矩阵。

各存储单元被配置在n根字线WL0～WLn-1与m根位线BL0～BLm-1的交点处，各行的存储单元的控制栅(图6中的5)与n根字线WL0～WLn-1中的一根相连接，漏极(图6中的1)与m根位线BL0～BLm-1中的一根相连接。

另外各行的存储单元7的源极(图6中的2)被连接到公共的源线SL。另外，图7中仅显示了上述存储单元阵列中与第k行的字线WLk相连接的m个存储单元M0～Mm-1。

行地址译码器10根据编程模式、读出模式以及擦除模式这几种不同的模式，给所选择的字线(例如字线WLk)的相关的公共源线SL提供电压。列地址译码器11在编程模式以及读出模式下，从m根位线BL0～BLm-1中选择出一根(例如位线BLj)。

在编程模式下所选择出来的位线BLj，被写入电路12加载上用于控制的电压；在读出模式下所选择出来的位线BLj被连接到读出放大器13。

下面说明对上述非易失性半导体存储装置的擦除、编程以及读出的各个动作。

(1)擦除动作

列地址译码器11给所有的位线BL0～BLm-1加载接地电位(0V)，行地址译码器10给所有的字线WL0～WLn-1加载擦除电压(14.5V)。于是，所有的存储单元的控制栅5都被加载了擦除电压(例如14.5V)，漏极1以及源极2被加载了0V电压。

这里我们注意与一根字线WLk相连接的存储单元M0～Mm-1，由于源极2与浮动栅4之间的电容耦合远大于控制栅5和浮动栅4之间的电容耦合，所以此时的浮动栅4的电位由于和源极2的电容耦合而同样被固定在0V上，控制栅5和浮动栅4之间的电位差变成大约14.5V，F—N隧道电流(Fowler-Nordheim Tunnel Current)经过隧道酸化膜6而流动。也即，被注入到浮动栅4的电子从浮动栅4的凸出部被吸到控制栅5。这样就进行了对和一根字线WLk相连接的存储单元M0～Mm-1的全部擦除。

(2)编程动作(写入动作)

行地址译码器10根据被加载的行地址数据RAD，选择例如字线WLk。于是，行地址译码器10给该字线WLk加载选择电源Vgp(例如2.0V)，给其他没有被选择的字线加载接地电压0V。另外，行地址译码器10给所选择的字线WLk的相关公共源线SL提供编程电压Vp(例如12.2V)。

列地址译码器11，将根据被加载的列地址数据CAD所选择的位线BL(例如BLj)连接到写入电路12。因此，所选择的位线BLj，根据被加载在输入输出端I/O线14的写入数据，而被加载电压。

例如在输入输出端I/O线14被加载数据“0”的情况下，给位线BLj加载能够进行写入的电压Vse(例如0.9V)，在输入输出端I/O被加载数据“1”的情况下，给位线BLj加载禁止进行写入的电压Vsd(例如4.0V)。另外给没有被选择的其他位线加载禁止进行写入的电压Vsd(例如4.0V)。

因此，被字线WLk和位线BLj所指定的存储单元Mj中，在输入输出端I/O线14被加载数据“0”的情况下，源极2被加载12.2V，漏极1被加载0.9V，控制栅5被加载2.0V的电压。这样，使漏极1向源极2的载体(电子)流动，由于浮动栅4和源极2的电容耦合，浮动栅4的电压和源极2的电压几乎一样。所以作为热电子的载体经过绝缘膜3被注入到浮动栅4。