[发明专利]用以降低邻近栅极间的干扰的半导体器件及其制造方法

说明书

技术领域

本发明总体上涉及一种半导体器件及其制造方法，且更具体而言涉及一种降低邻近栅极间的干扰的半导体器件及其制造方法。

背景技术

随着半导体器件设计规则的减少，在尝试利用传统平面沟道结构去达到目标阈值电压时会遭遇到限制。由于这些限制，已经进行朝着具有三维凹陷沟道的半导体器件的方向的研究。

通过凹陷半导体基板的沟道形成区域，然后形成栅极于凹陷的沟道区域之内和之上，由此实现具有凹陷沟道的半导体器件。具有凹陷沟道的半导体器件与具有平面沟道的传统半导体器件相比具有优点，这些优点包括增加的有效沟道长度，使得可以获得所需的阈值电压。

为了提高DRAM(dynamic random access memory，动态随机存取存储器)的集成水平，减小单元晶体管的尺寸成为关键。然而，随着单元晶体管的尺寸减小以提高集成水平时，下述问题出现，即，当邻近单元内晶体管的动作产生干扰时，储存于单元内的数据可能丢失。在除去邻近栅极引起的干扰的努力中，本领域中已经披露了一种沉积重掺杂多晶硅层围绕有源区的方法，以及防止场氧化物区(栅极多晶硅将沉积在其上)被蚀刻的局部镶嵌(local damascene)方法。

传统除去邻近栅极所造成干扰的方法须要供应额外的偏压，亦需要有额外的工艺，这反过来使传统方法的有效性劣化。

发明内容

本发明的实施例涉及一种减小邻近栅极干扰的半导体器件及其制造方法。

此外，本发明的实施例涉及一种可通过简单工艺及方法而制造的可减小邻近栅极干扰的半导体器件。

再者，本发明的实施例涉及一种可减小邻近栅极之间的干扰而由此改善其特性的半导体器件及其制造方法。

在一个方面，一种半导体器件包括半导体基板，该半导体基板具有有源区，该有源区具有延伸横过该有源区的多个凹陷的沟道区以及也延伸横过该有源区的多个结区，其中该有源区中的任何两个凹陷的沟道区或者任何两个结区不邻接；栅极，形成于该有源区的凹陷的沟道区内和上方；器件隔离结构，形成于该半导体基板内以界定该有源区，其中该器件隔离结构具有凹陷部分，该凹陷部分的每一个形成于该有源区的结区的附近；以及栈塞(landingplug)，该栈塞的每一个形成于该有源区的每一个结区上方，并延伸以填充该有源区外部的该器件隔离结构的凹陷部分。

该器件隔离结构的各凹陷部分靠近该有源区内的结区，但与该有源区内的结区分离。

器件隔离结构的各凹陷部分的宽度在200～500的范围，且器件隔离结构的各凹陷部分的深度在500～1500的范围。

各栈塞是由一堆叠体形成，该堆叠体包括：第一导电材料，形成于各结区上；以及第二导电材料，形成于该第一导电材料上以及该器件隔离结构的凹陷部分内和上方。

第一导电材料的尺寸大于结区的尺寸。

第一导电材料包括外延硅层，第二导电层包括掺杂多晶硅层。

掺杂多晶硅层的掺杂浓度在1×10²⁰离子/厘米³～1×10²²离子/厘米³的范围。

器件隔离结构的一部分夹置于结区与第二导电材料之间。

在另一方面，一种制造半导体器件的方法，包括步骤：提供半导体基板，该半导体基板具有有源区，该有源区具有延伸横过该有源区的多个凹陷的沟道形成区以及也延伸横过该有源区的多个结形成区，其中该有源区中的任何两个凹陷的沟道形成区或者任何两个结形成区不邻接；形成器件隔离结构于半导体基板内以界定该有源区；凹陷该有源区内的该沟道形成区，由此形成凹陷的沟道区；形成栅极于该有源区的凹陷的沟道区内和上方；形成结区于该有源区的结区形成区内；形成层间电介质于形成有该结区的该半导体基板上方；蚀刻该层间电介质以露出该结区以及在各结区前后的器件隔离结构的部分；形成第一导电材料于各露出的结区上，其中各第一导电材料在各结区前后的该器件隔离结构的露出部分的部分的上方延伸；蚀刻各结区前后的该器件隔离结构的露出部分，以形成在各结区前后的凹陷部分；以及形成第二导电材料于各该第一导电材料上以及在各结区前后的器件隔离结构的该凹陷部分内和上方，由此形成包括该第一导电材料和第二导电材料的堆叠体的栈塞。

蚀刻层间电介质和第一导电材料的步骤是利用掩模图案进行的，且在蚀刻该器件隔离结构的露出部分时使用该掩模图案。

蚀刻该器件隔离结构的露出部分的步骤被实施，使得邻近该结区的该器件隔离结构的部分保留不被蚀刻。

器件隔离结构的凹陷部分的宽度在200～500的范围，且深度在500～1500的范围。