[发明专利]乱序执行微处理器以及宏指令处理方法

权利要求书

1.一种乱序执行微处理器，用以处理宏指令，上述宏指令指示上述乱序执行微处理器将8位的结果值仅写入上述乱序执行微处理器的N位结构一般用途寄存器的较低8位，包括：

指令编译器，用以将上述宏指令转换成merge微指令，其中上述merge微指令记载N位第一来源寄存器、8位第二来源寄存器以及N位目的寄存器，其中上述N位目的寄存器用以接收N位的结果值，上述N位第一来源寄存器和上述N位目的寄存器是上述宏指令所记载的上述N位结构一般用途寄存器；以及

执行单元，耦接至上述指令编译器，用以接收上述merge微指令，并且对应地产生要随后写入上述宏指令所记载的上述N位结构一般用途寄存器的上述N位结果值，即使上述宏指令指示上述乱序执行微处理器将上述8位的结果值仅写入上述N位结构一般用途寄存器的上述较低8位，其中，为了产生上述N位的结果值，上述执行单元将上述8位结果值写入上述N位结果值的较低8位，并且将上述merge微指令所记载的上述N位第一来源寄存器的较高N-8位写入上述N位结果值对应的较高N-8位。

2.根据权利要求1所述的乱序执行微处理器，其中上述宏指令记载8位的结构来源寄存器，上述8位的结果值是从上述8位的结构来源寄存器移至上述N位结构一般用途寄存器的上述较低8位，上述执行单元从上述8位的结构来源寄存器接收上述8位的结果值，以便将上述8位的结果值写入上述N位结果值的较低8位。

3.根据权利要求1所述的乱序执行微处理器，其中上述宏指令记载存储器位置，上述8位的结果值是从上述存储器位置移至上述N位结构一般用途寄存器的上述较低8位，上述指令编译器在转换上述宏指令为上述merge微指令前，先将上述宏指令转换成加载微指令，上述加载微指令指示上述乱序执行微处理器从上述存储器位置将上述8位的结果值加载上述乱序执行微处理器的非结构寄存器，上述执行单元从上述非结构寄存器接收上述8位的结果值，以便将上述8位的结果值写入上述N位结果值的较低8位。

4.根据权利要求1所述的乱序执行微处理器，其中上述宏指令指示上述乱序执行微处理器对8位的来源操作数执行算术或逻辑运算以产生上述8位的结果值，其中上述执行单元用以对上述8位第二来源寄存器执行上述算术或逻辑运算，以产生由上述执行单元所写入上述N位结果值的较低8位的上述8位结果值。

5.根据权利要求4所述的乱序执行微处理器，其中上述宏指令指示上述乱序执行微处理器将两个8位的加数相加以产生上述8位的结果值，上述执行单元用以将上述8位第二来源寄存器与上述merge微指令所记载的上述N位第一来源寄存器的较低8位相加，以产生由上述执行单元所写入上述N位结果值的较低8位的上述8位结果值。

6.根据权利要求1所述的乱序执行微处理器，其中即使上述宏指令指示上述乱序执行微处理器将上述8位的结果值仅写入上述N位结构一般用途寄存器的上述较低8位，但上述乱序执行微处理器仍然写入上述N位目的寄存器的所有N位，上述merge微指令确保用以将上述N位结构一般用途寄存器记载为来源操作数的merge微指令之后的微指令的来源操作数将只依附至单一的上述merge微指令，而非多个微指令。

7.根据权利要求1所述的乱序执行微处理器，还包括一或多个指令缓冲器，共同地具有J个位置，上述J个位置用以储存等待发送至上述乱序执行微处理器的K个执行单元的微指令，每一个J个微指令可记载多达L个来源操作数，其中即使上述宏指令指示上述乱序执行微处理器将上述8位的结果值仅写入上述N位结构一般用途寄存器的上述较低8位，但上述乱序执行微处理器仍然写入上述N位目的寄存器的所有N位，上述merge微指令使上述乱序执行微处理器可包括少至J×K×L个卷标比较器，上述卷标比较器用以确认哪个上述微指令于上述乱序执行微处理器的频率周期期间可发送至上述K个执行单元。

8.根据权利要求1所述的乱序执行微处理器，其中即使上述宏指令指示上述乱序执行微处理器将上述8位的结果值仅写入上述N位结构一般用途寄存器的上述较低8位，但上述乱序执行微处理器仍然写入上述N位目的寄存器的所有N位，对于等待发送的每个指令、每个来源操作数，上述merge微指令使上述乱序执行微处理器可包括J个比较器，其中J为上述乱序执行微处理器中有能力发送其结果值为来源操作数的执行单元的数目。