[发明专利]乱序执行微处理器以及宏指令处理方法

说明书

技术领域

本发明是有关于乱序执行微处理器的领域，特别是其乱序执行微处理器架构允许指令寻址各种位长度(size)的操作数。

背景技术

微处理器包括了用来储存指令操作数的寄存器结构集合。举例来说，非常热门的IA-32Intel(R)架构(亦称为x86架构)于其寄存器集合中包括了许多的寄存器，包括8个32位的一般用途寄存器，称为EAX、EBX、ECX、EDX、EBP、ESI、EDI和ESP。指令可记载结构寄存器集合中的寄存器为来源寄存器，其用来储存可为指令所运算而产生结果值的来源操作数。指令也可记载结构寄存器集合中的寄存器为目的寄存器，用以接收指令运算后的结果值。举例来说，x86的ADD EAX，EBX指令(以下简称指令A)指令将EAX和EBX寄存器的内容相加产生一个32位的结果值(总合)，并且将该32位的结果值存入EAX寄存器中。因此，指令A是记载EAX和EBX寄存器来储存来源操作数，而记载EAX寄存器接收来源操作数加法运算后的结果值。

超纯量乱序执行处理器包括了多重的执行单元，其可于每一频率周期内平行地执行个别的指令。独立的指令彼此间可用乱序的方式执行。然而，程序中使用到(或者被依附到)前一指令的结果值的指令，必须等到供应端指令(被依附的指令)产生其结果值且让该结果值可为依附端指令取得之后才可执行。处理器包括了一指令缓冲器(或可能是多个指令缓冲器，例如每个执行单元皆有一个指令缓冲器)，用以储存等待被执行单元所执行的指令。依附端指令所记载的来源操作数通常是供应端指令的结果值，该供应端指令可能已为执行单元所执行、正为执行单元所执行或者根本尚未为执行单元所执行，因此指令在可取得来源操作数之前必须在指令缓冲器中等待发送到执行单元。当执行单元产生结果值时，其将此结果值写入更名寄存器集合中的非架构可见的寄存器。然而，由于指令必须以程序顺序撤回到结构寄存器集合(由于发生分支预测错误的可能性或其它特殊情况)，因此可能会花上好几个频率周期的时间将结果值从更名寄存器集合撤回到结构寄存器集合。超纯量乱序执行微处理器通常借着尽快把指令发送到执行单元来提升效能。更具体地说，微处理器通常直接将供应端指令发送到将执行依附端指令的执行单元，相较于等待接收结构寄存器集合的来源操作数的方式而言，这使得依附端指令可早几个频率周期执行。微处理器借着比较由执行单元所输出的用以辨识那一个供应端指令的结果值正被执行单元所输出的卷标，与一个用以辨识来源操作数的供应端指令的依附关系卷标，来确认该来源操作数是否为可取得的状态。

某些处理器架构允许指令写入一个位长度比微处理器中结构寄存器集合的默认操作数位长度(其于x86架构中为32位，举例来说)还小的结果值。换言之，指令仅写入结构寄存器集合中各个寄存器的子集合。举例来说，在IA-32架构中，该8个一般用途寄存器的低16位直接映射到Intel 8086和80286处理器的寄存器集合，参照为AX、BX、CX、DX、BP、SI、DI和SP。每一个EAX、EBX、ECX和EDX的较高的两个字节可参照成AH、BH、CH和DH(高字节)，而另外是AL、BL、CL和DL(低字节)。这使得用于x86家族初期处理器上的早期程序依旧可于目前的IA-32处理器上执行。举例来说，x86的ADD AL，BL指令(以下简称指令B)将AL和BL寄存器的内容相加产生一个8位的结果值(总合)，并且将该8位的结果值储存于AL寄存器。因此，指令B记载32位EAX和EBX寄存器的较低8位的子集合来储存来源操作数，而记载32位EAX寄存器的较低8位的子集合来接收来源操作数加法运算后的结果值。

让供应端指令将结果值写入结构寄存器的子集合(也就是写入一个位长度比结构寄存器的默认操作数位长度还小的结果值)会产生一个副作用，就是当之后的依附端指令若是记载完整默认位长度的结构寄存器为来源操作数时，该依附端指令变成依附至两个或更多个指令的结果值之上。举例来说，考虑程序以下的指令顺序：

(1)ADD EAX，EBX←供应端指令A

(2)ADD AL，CL  ←供应端指令B

(3)ADD  EDX，EAX←依附端指令A