[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件和一种制造半导体器件的方法，并且具体地涉及一种应用应力(stress)技术的半导体器件和一种制造这样的半导体器件的方法。

背景技术

近年来关注一种称为应力技术的无需执行微制作即可实现高速的技术。可以通过使用这一应力技术来提高载流子迁移率。

例如提出如下技术，该技术用于通过使用晶格常数与Si衬底不同的锗化硅(SiGe)层来形成p沟道MOS场效应晶体管(pMOS晶体管)的源极和漏极在硅(Si)衬底上方形成的部分，以及通过在沟道区域中产生压缩应力来提高空穴迁移率。

即使在使用锗化硅的pMOS晶体管或者使用碳化硅(SiC)的nMOS晶体管中形成硅化镍或者硅化钴以便减小源极和漏极的电阻，但是仍有必要减小pMOS晶体管或nMOS晶体管的漏电流。

发明内容

根据本发明的一个方案，提供一种半导体器件，该半导体器件包括形成于半导体衬底中的隔离区域、在由形成于半导体衬底中的隔离区域限定的单元区域上方形成的栅电极和位于单元区域中的半导体层，所述半导体层处在栅电极的两侧且与至少部分隔离区域相分离；形成在所述栅电极的侧壁上的间隔物，其中所述半导体层的一部分形成在所述间隔物之下；形成在所述半导体衬底中的所述隔离区域与所述半导体层之间的杂质区域；以及形成在所述杂质区域和所述半导体层之上的硅化物层。

根据本发明的再一方案，提供一种半导体器件，该半导体器件包括：隔离区域，形成于半导体衬底中；栅电极，形成在由形成于所述半导体衬底中的所述隔离区域限定的单元区域上方；槽，形成于所述单元区域中，该槽处在所述栅电极的两侧与至少部分所述隔离区域相分离；以及半导体层，形成于所述槽中，间隔物，形成在所述栅电极的侧壁上，其中所述半导体层的一部分形成在所述间隔物之下；杂质区域，形成在所述半导体衬底中的所述隔离区域与所述半导体层之间；以及硅化物层，形成在所述杂质区域和所述半导体层之上。

根据本发明的又一方案，提供一种用于制作半导体器件的方法，所述方法包括：在半导体衬底中形成隔离区域；在由形成于所述半导体衬底中的所述隔离区域限定的单元区域上方形成栅电极；以及在所述单元区域中形成半导体层，该半导体层处在所述栅电极的两侧处且与至少部分所述隔离区域的相分离，在所述栅电极的侧壁上形成第一间隔物，从而部分暴露位于所述栅电极两侧的单元区域，并且形成掩模，在所述单元区域与所述隔离区域邻近的部分中，所述掩模覆盖其中的至少部分；通过使用所述第一间隔物和所述掩模在所述单元区域中形成槽；在所述槽中形成半导体层，所述半导体层处在所述栅电极的两侧且与至少部分所述隔离区域相分离；除去所述第一间隔物和所述掩模；在所述栅电极的侧壁上形成第二间隔物；用杂质来掺杂位于所述第二间隔物两侧上的所述半导体衬底；以及在所述半导体层和掺杂有所述杂质的所述半导体衬底之上形成硅化物层。

利用本发明，用于在MOS晶体管的沟道区域中产生应力的半导体层形成为与至少部分隔离区域相分离。这样，在硅化物形成时抑制了尖峰的形成。因此能够抑制尖峰所致漏电流而又保证沟道区域中应力的一定水平。结果可以高产量地制作高可靠性的高性能半导体器件。

附图说明

图1是示出了MOS晶体管的片断示意截面图。

图2是示出了第一例子的片断示意平面图。

图3是示出了第二例子的片断示意平面图。

图4是示出了第三例子的片断示意平面图。

图5是示出了形成栅电极原料等的步骤的片断示意截面图。

图6是示出了图案化步骤的片断示意截面图。

图7是示出了形成绝缘膜的步骤的片断示意截面图。

图8是示出了形成第一侧壁间隔物的步骤的片断示意截面图。

图9是示出了在形成第一侧壁间隔物的步骤中pMOS形成区域和在pMOS形成区域周围的区域的示意平面图。

图10是示出了第一凹陷形成步骤的片断示意截面图。

图11是示出了第二凹陷形成步骤的片断示意截面图。

图12是示出了形成SiGe层的步骤的片断示意截面图。

图13是示出了去除绝缘膜的步骤的片断示意截面图。

图14是示出了第一延伸区域形成步骤的片断示意截面图。

图15是示出了第二延伸区域形成步骤的片断示意截面图。

图16是示出了形成第二侧壁间隔物的步骤的片断示意截面图。

图17是示出了第一源极/漏极区域形成步骤的片断示意截面图。

图18是示出了第二源极/漏极区域形成步骤的片断示意截面图。