[发明专利]集成电路结构的形成方法

说明书

技术领域

本发明涉及一种集成电路结构，且特别是涉及一种裸片对晶片 (die-to-wafer)的接合方法。

背景技术

从集成电路的发明以来，由于各种电子元件(例如晶体管，二极管，电阻 等等)的整合密度不断的提升，使得半导体工业连续快速地成长。对大多数元 件而言，整合密度的提升来自于不断地降低特征尺寸，以允许更多的元件整 合于既定面积之中。

这些整合在本质上属于二维(2D)的提升，其中集成元件所占的体积实质 上位于半导体晶片的表面上。虽然光刻技术的显著提升造成2D集成电路在 形成时相当多的改进，然而对于2D空间可达到的密度仍有物理上的限制。 其中之一的限制在于需要微小尺寸以构成这些元件。此外，当越多元件置于 一芯片时，需要越复杂的设计。

另外一项额外的限制在于，当元件数目增加时，元件间的内连线数目与 长度会显著的增加。当内连线数目与长度增加时，电路RC延迟与功率消耗 两者皆会增加。为了解决上述的限制，因此衍生出三维(3D)集成电路(ICs)。 于一般3D IC形成过程中，会形成两个晶片，其中两者皆包含具有集成电路 的多个半导体芯片。接着将上述两晶片接合在一起。之后形成深的孔洞用以 连接两个晶片中的集成电路。

公知形成3D IC的方法也包括裸片对晶片的接合，其中多个裸片接合到 一晶片上。裸片对晶片接合的优点在于裸片的尺寸可以小于晶片上芯片的尺 寸。典型的裸片对晶片接合工艺的过程，裸片之间会留下间隙。图1与图2 显示一公知的裸片对晶片接合工艺的中间步骤剖面图。请参见图1，裸片100 堆叠于包含半导体芯片104的晶片102之上。半导体芯片104大于(或等于) 裸片100，且裸片100之间留下间隙(或切割道)106。于后续工艺步骤期间， 如图2所示，裸片100被薄化，例如厚度降至约30μm，所以位于裸片100 之上的硅通孔(through-silicon vias，TSV)110暴露出来。接合垫(图中未显示) 可以形成于裸片100的表面上且连接到硅通孔110。

上述的裸片对晶片接合工艺存在许多缺点。在薄化裸片100的过程中， 会有不想要的物质(例如水气、薄化过程产生的粒子、以及有害化学物质)可 能掉入间隙106，也可能降低半导体芯片104的效率。目前，尚未有有效的 方法能移除不想要的物质。再者，如图2所示，现有的结构具有受限的输入 /输出数目。部分的原因是因为硅通孔100(或可能连接到接合垫的其他导电特 征)需要足够大的间距以容纳接合垫。另外，很难于裸片100之上形成金属化 层。对于形成介电层的设备，例如化学气相沉积设备，化学气相沉积会拒绝 在图2的结构表面上形成薄膜，因为其上表面对该设备而言太粗糙。为解决 上述问题，需要一种新的裸片对晶片堆叠方法。

发明内容

为克服现有技术的缺陷，本发明提供一种集成电路结构，包括：一底部 半导体芯片；一上裸片接合至该底部半导体芯片上；一保护材料包围该底部 裸片与位于该底部半导体芯片之上；以及一平坦介电层位于该上裸片与该保 护材料之上。该保护材料的上表面与该上裸片的上表面等高。

本发明提供另一种半导体电路结构，包括一包含多个底部半导体芯片的 底部晶片；多个上裸片接合至所述多个底部半导体芯片之一；一保护材料填 充上裸片的间隙；一包围环位于该底部晶片之上，且靠近该底部晶片的外围， 其中该保护材料的上表面、所述多个上裸片的上表面与该包围环的上表面等 高；一平坦介电层位于所述多个上裸片与该保护材料之上，其中该平坦介电 层延伸覆盖实质上所有的所述多个上裸片与该保护材料；以及一导电特征位 于该平坦介电层中。该导电特征电性连接至所述多个上裸片与所述多个底部 半导体晶片至少之一。

本发明提供另一种集成电路结构，包括一底部晶片，其包括多个底部半 导体芯片；多个上裸片接合至所述多个底部半导体芯片；一保护材料填充所 述多个上裸片的间隙；一包围环位于该底部晶片之上，且靠近该底部晶片的 外围，其中该保护材料的上表面、所述多个裸片的上表面与该包围环的上表 面实质上等高；一平坦介电层位于所述多个上裸片与该保护材料之上，其中 该平坦介电层实质上延伸至整个底部晶片上；以及一铜线位于该平坦介电层 中，其中该铜线电性连接至所述多个上裸片与所述多个底部半导体芯片至少 之一，且该铜线的一上表面与该平坦介电层的上表面等高。