[发明专利]形成至少一层介电层的方法和系统

说明书

相关申请的交叉参考

本申请涉及共同转让的Lubomirsky等、2006年5月30日提交的，题为 “PROCESS CHAMBER FOR DIELECTRIC GAPFILL”的美国临时专利申请 第60/803,499号。本申请涉及共同转让的Janakiraman等、2002年5月14 日发布的，题为“INTEGRATION OF REMOTE PLSAMA GENERATOR  WITH SEMICONDUCTOR PROCES SING CHAMBER”的美国专利第 6,387,207号。本申请涉及共同转让的Janakiraman等、2004年12月14日发 布的，题为“BLOCKER PLATE BY-PASS FOR REMOTE PLASMA CLEAN” 的美国专利No.6,830,624。本申请还涉及共同转让的Zhao等、题为“CVD  PROCESSING CHAMBER”的美国专利第5,558,717号。所涉及的申请的全部 内容通过参考引入本发明中。

技术领域

本申请涉及半导体领域，更具体地，涉及形成至少一层介电层的方法和 系统。

背景技术

自从几十年前半导体器件的出现，半导体器件的几何形状在尺寸上显著 减小。现代半导体制造装置一般生产部件尺寸为250nm、180nm和65nm的 器件，而即将开发和实施的新装置使器件甚至具有更小的几何形状。然而， 小尺寸意味着器件单元必须靠近一起工作，这会增加包括串音和寄生电容的 电干扰机会。

为了减小电干扰的程度，采用介电绝缘材料填充器件单元、金属线和其 它器件部件之间的间隙、沟槽和其它空隙。选择在器件部件之间的空隙中容 易形成并且具有低介电常数(即，k值)的介电材料。具有较低k值的介电 材料有利于最小化串音和RC延时同时减小器件的总体功耗。传统介电材料 包括氧化硅，当用传统CVD技术沉积时，氧化硅的平均k值在4.0到4.2之 间。

在形成半导体器件期间，采用氮化硅介电膜作为各种应用中的阻挡层或 蚀刻终止层。氮化硅介电膜具有与诸如低k介电材料的氧化硅不同的蚀刻速 率。氮化硅介电膜可以对诸如所述氮化硅介电膜下方的晶体管栅极等结构提 供期望的保护。

然而，横跨具有密集并且绝缘的器件的晶片而形成的氮化硅介电膜可能 具有不均匀的厚度，这是不想要的。而且，形成在呈阶梯式高度分布的部分 的底部、侧壁和顶部的氮化硅介电膜的厚度也会不利地影响随后的低-k介电 材料的间隙填充效果。当半导体器件的形状按比例缩小时这种情况变得更 糟。

发明内容

根据示例性实施方式，一种结构的形成方法包括横跨衬底表面形成至少 一个部件。在所述至少一个部件上方形成含氮介电层。以第一速率去除所述 至少一个部件的至少一个侧壁上的第一部分含氮层，以第二速率去除与所述 至少一个部件的底部区域邻近的衬底上方的第二部分含氮层。该第一速率大 于该第二速率。在该含氮介电层上方形成介电层。

根据另一示例性实施方式，一种晶体管的形成方法包括在衬底上方形成 至少一个晶体管栅极。在所述至少一个晶体管栅极的侧壁上形成至少一个介 电间隔部。在衬底中形成邻近所述晶体管栅极的至少一个接触区域。在所述 至少一个晶体管栅极上方形成含氮介电层。以第一速率去除所述至少一个晶 体管栅极的至少一个侧壁上的第一部分含氮层，以第二速率去除与所述至少 一个晶体管栅极的底部区域邻近的衬底上方的第二部分含氮层，其中该第一 速率大于该第二速率。在该含氮介电层上方形成介电层。

根据一替代实施方式，一种结构的形成方法包括横跨衬底表面形成至少 一个部件；在所述至少一个部件上方形成第一介电层。在所述第一介电层上 方形成第二介电层。以第一速率去除所述至少一个部件的至少一个侧壁上的 第二介电层的第一部分，以第二速率去除与所述至少一个部件的底部区域邻 近的衬底上方的第二介电层的第二部分，该第一速率大于该第二速率。在蚀 刻后的第二介电层上方形成第三介电层。