[发明专利]半导体元件的叠层封装结构及其方法

说明书

技术领域

本发明属于一种半导体封装，特别是关于一种半导体元件的叠层封装结构。

背景技术

集成电路(IC)晶粒或芯片是自半导体晶圆(如硅晶圆)上切下的小型、约呈长方形的IC元件。一般而言，裸晶会被包覆在晶粒封装结构中以保护它们不被腐蚀。这类封装结构可有效保护IC晶粒，但对于某些小型的多晶粒封装应用而言，封装结构比预期的更占空间。增加元件的热发散与电性效能以及减少体积与制造成本等工业需求为目前驱使IC封装工业发展的原因。在半导体领域中，元件的密度不断增加，而尺寸不断缩小，故对于高密度元件的封装与互连技术(interconnect)需求亦不断增加以因应上述情形。使用焊接材料可形成焊锡凸块(solder bump)。领域中已熟知覆晶技术(flip-chip)可将晶粒电性连接至粘合衬底处，如印刷电路板。晶粒封装的功能包含了电能分布、信号分布、热发散、提供保护与支撑等等。当半导体元件变得越来越复杂，传统的封装技术，例如导线架封装(lead frame package)、软质封装(flexible package)、硬质封装(rigidpackage)技术等已不能满足高元件密度小型芯片的制作需求。一般而言，如球门阵列(BGA，Gall Grid Array)式的阵封装结构能在封装表面区域提供高密度的互连配置。一般的球门阵列封装具有迂回的信号路径，会使阻抗升高，且因其热传导不善而使散热机制变差。随着封装密度的增加，分散封装结构内元件所产生的热能就变得格外重要。为了满足新世代电子产品的封装需求，研究人员将许多心力投注在开发可靠、符成本效益、小型化、以及高效能的封装结构上。举例而言，其要求包含减少电子信号传输时的信号延迟、全体封装构件所占的区域、及更具弹性的输出入接垫(I/O)配置。

近年来，集成电路(芯片)的封装技术逐渐成为高效能集成电路的发展瓶颈，微型化与多芯片模块(multi-chips module，MCM)的封装结构已普遍使用于与电子装置中。多芯片模块封装主要包含了两颗以上的晶粒包覆其中，以提升封装的电性与效能。

美国专利第2005161833公开号揭露了一种多晶粒封装结构，如图6所示。在半导体元件中，通孔(via)通常会在封装所埋的晶粒四周形成。通孔内会填入导体材质，且其一端为裸露在外的接垫部位所覆盖，另一端则与布线层(wiring layer)连接。该导线层对应导体材质的部位(即接垫部位)会自保护层中裸露出来，或一外部连接端会与该接垫部位焊接。晶粒的电极端会与该导线层连接，而另一面则会裸露在外。半导体元件406(图6)是为一堆栈结构，其个别的晶粒结构106叠为三层以分别模块化。每个半导体元件406中，两垂直相邻的晶粒结构106会由其顶部与底部的接垫236来与外部的连接端(如焊锡凸块266)相连结，并使用底部填充(underfill)树脂416填入两元件间的空隙。再者，封装结构会以多层方式堆栈，其接垫部位236与246会分别从封装的两面裸露出来。封装中还会形成一防焊层(solder resist)25覆盖在导线层与树脂层上。

因为一般封装设计中含有太多堆栈的介电层与密封材料，会使其散热变差，而降低了整体元件效能。再加上其介电层不具弹性(即非软性材质)，会导致热膨胀系数不合的问题；再者，部分结构中欠缺了可释放应力的缓冲层，其设计于封装结构的热循环与运作期间并不可靠。

因此，本发明提出了一种叠层封装结构以克服上述问题，且具有更佳的元件效能。

发明内容

本发明的目的为提供一具有晶粒与导电布线的半导体元件封装(晶粒组装)，可降低成本，并提供高效能及高可靠度的封装结构。

本发明的另一目的为提出一种半导体元件的叠层封装结构(Packageon Package，PoP)。

本发明的又一目的为提出一种方便、符成本效益的半导体叠层封装结构的制造方法。