[发明专利]信号处理设备

权利要求书

1.一种信号处理设备，包括：

存储部，其用于存储预设的正整数A、B和C、k个偏置值Fi，其中 i＝1到k，以及每个偏置值Fi的相加次数Ei；

实数计数器，其是整数加法环计数器，用于在每个输入时钟，在 如果计数值等于或者大于0的情况下减去所述正整数C，以及在如果所 述计数值为负的情况下加上所述正整数B和正整数C的差(B-C)，并且输 出进位；

第一整数计数器，其是整数加法环计数器，用于在每个输入时钟， 将该第一整数计数器的计数值IC1、从所述实数计数器输出的进位和在 所述存储部内存储的正整数A相加；

第一脉冲产生电路，其用于根据所述计数值IC1产生第一时钟，所 述第一时钟具有与用于返回其初始状态的所述第一整数计数器的周期 相对应的一个循环；

校正电路，其用于在具有与所述第一时钟的循环D相同长度的每个 校正周期内、在每个输出中输出所述偏置值Fi中的仅仅一个的条件下、 与所述输入时钟同步地将所述存储部内存储的所述偏置值Fi的每一个 输出Ei次，其中D是正整数；

第二整数计数器，其是整数加法环计数器，用于在每个输入时钟， 将该第二整数计数器的计数值IC2、从所述实数计数器输出的进位、所 述正整数A和从所述校正电路输出的偏置值相加，所述第二整数计数器 和所述第一整数计数器具有相同的最大计数值；以及

第二脉冲产生电路，其用于根据所述计数值IC2产生第二时钟，所 述第二时钟具有与用于返回其初始状态的所述第二整数计数器的周期 相对应的一个循环，其中

所述第二时钟的频率是所述第一时钟的频率的G倍，其中G＞0，

所述正整数D是用于指示所述第一时钟和所述第二时钟的同步循 环长度的所述第一时钟的循环的数量，

所述正整数A、B和C被设置以满足表达式1，并且

所述偏置值Fi和所述相加次数Ei被设置以满足表达式2和表达式3：

表达式1

f1＝f0*(A+(C/B))/(第一整数计数器的分辨率)

其中，f0是所述输入时钟的频率，

f1是所述第一时钟的频率，并且

A、B和C是正整数

表达式2

(G-1)*D＝M

其中，D是由所述第一时钟的循环的数量表示的所述第一时钟和所 述第二时钟的同步循环长度，其为正整数，并且

M是整数

表达式3

其中，D是同步循环长度，其为正整数

Fi是偏置值，其为整数

Ei是所述偏置值Fi的相加次数，其为正整数，并且

K是所述偏置值Fi的数量，其为正整数。

2.根据权利要求1所述的信号处理设备，其中

所述正整数D是满足表达式2的D的最小值。

3.根据权利要求1所述的信号处理设备，其中

所述倍数G是实数，

所述存储部存储：两个偏置值Fi，其中i＝1，2，和所述两个偏置 值Fi中的每一个的相加次数Ei，其中i＝1，2，所述偏置值F1是小于 所述最大计数值和所述正整数D的商的整数的最大值，所述偏置值F2 是大于所述商的整数的最小值，并且

所述偏置值F1的相加次数E1和所述偏置值F2的相加次数E2的 和等于所述正整数D。

4.根据权利要求2所述的信号处理设备，其中

所述倍数G是实数，

所述存储部存储：两个偏置值Fi，其中i＝1，2，和所述两个偏置 值Fi中的每一个的相加次数Ei，其中i＝1，2，所述偏置值F1是小于 所述最大计数值和所述正整数D的商的整数的最大值，所述偏置值F2 是大于所述商的整数的最小值，并且

所述偏置值F1的相加次数E1和所述偏置值F2的相加次数E2的 和等于所述正整数D。