[发明专利]半导体器件及其制造方法

说明书

本申请是国际申请日为2001年6月29日，国家申请号为01814948.0，发明名称为“半导体器件及其制造方法”的专利申请的分案申请。

技术领域

本发明涉及半导体器件及其制造技术，特别涉及应用于在同一基板上具有n沟道导电型MISFET及p沟道导电型MISFET的半导体器件及其制造技术的有效技术。

背景技术

作为搭载在半导体器件上的场效应晶体管，被称为MISFET(Metal Insulator Semiconductor Field Effect Transistor：金属绝缘物半导体场效应晶体管)的绝缘栅型场效应晶体管是公知的。该MISFET具有易于高集成化的特征，所以作为构成集成电路的电路元件正被广泛使用。

无论n沟道导电型还是p沟道导电型，MISFET一般被构成为具由沟道形成区域、栅极绝缘膜、栅极电极、源区和漏区等。栅极绝缘膜设在半导体基板的电路形成面(一主面)的元器件形成区域，例如形成在氧化硅膜上。栅极电极设在半导体基板的电路形成面的元件形成区域上的栅极绝缘膜上，例如形成在掺入了使电阻值降低的杂质的多晶硅膜上。沟道形成区域设在与栅极电极对置的半导体基板的区域(在栅极电极正下方)。源区和漏区形成于设在沟道形成区域的沟道长度方向两侧的半导体区域(杂质扩散区域)。

并且，在MISFET中，栅极绝缘膜是由氧化硅膜形成的通常被称为MOSFET(Metal Oxide Semiconductor Field EffectTransistor：金属氧化物半导体场效应晶体管)。而且，所谓沟道形成区域是指连接源区和漏区的电流通道(沟道)的区域而言。

发明内容

但是，在0.1μm级时代的超微细CMIS(Complementary MIS)工艺中，由于新材料的导入、MISFET短沟道效应的抑制等原因，使低温化正在进展中。这使得在元件中易于残留因工艺引起的残留应力。工艺引起的残留应力作用于半导体基板的电路形成面的表面，即MISFET的沟道形成区域。

在一般的CMIS(互补型MIS)工艺中，例如在半导体基板的电路形成面上形成层间绝缘膜的情况下，在n沟道导电型MISFET及p沟道导电型MISFET使用相同材料而引起的结果是：作用于同一芯片内的MISFET的沟道形成区域的应力大致相等。另外，通常通过改良工艺，实现减小作用于MISFET的沟道形成区域的应力。

另外，有关晶体管特性相对于沟道形成区域的应力的变化，在受到方向与漏极电流(Id)流动方向(栅极长度方向)相同的应力的情况下：

(1)n沟道导电型MISFET的漏极电流在压缩应力的作用下减小，在拉伸应力的作用下增大；

(2)p沟道导电型MISFET的漏极电流在压缩应力的作用下增大，在拉伸应力的作用下减小。

但是，这个变化不过在百分之几以下(参考文献：IEEETRANSACTIONS ON ELECTRON DEVICES.VOL.38.NO.4.APRIL1991p898～p900)。例如，在像栅极长度为1μm那样的长度的工艺世代，还要根据进行的充分高温长时间的退火。

本发明人等研究上述技术，结果看出以下问题。

了解到，当MISFET的栅极长度微细化到0.1μm左右、工艺低温化时，残留应力增大，沟道形成区域的应力对晶体管特性的影响变得非常大。

例如了解到，如果在形成MISFET后，改变兼做层间绝缘膜的自调整接触用(self align contact)的等离子CVD氮化膜(通过等离子CVD法形成的氮化膜)的形成条件，则膜中的应力从压缩方向改变为拉伸方向，发生大的变化，由此MISFET的晶体管特性也发生大的变化。这在图2的漏极电流的层间绝缘膜应力依存性中示出。但是，图中的应力值不是表示MISFET的沟道形成区域的内部应力的值，而是从覆盖了层间绝缘膜之后的晶片的翘曲换算求出的层间绝缘膜自身的值。

由应力产生的影响虽然与上述文献的趋势相同，但其大小增加一位数以上，为±10～20％。还有，显示出在n沟道导电型MISFET与p沟道导电型MISFET中，相对于膜的应力，漏极电流的增减明显相反。

因此，当改变层间绝缘膜等的形成条件、内部应力的大小发生变化时，n沟道导电型MISFET及p沟道导电型MISFET的漏极电流表现出相反的动作，存在两元件的漏极电流不能同时增大的问题。