[发明专利]半导体器件

说明书

相关申请的交叉引用

本申请主张于2007年12月21日提交的韩国专利申请 No.10-2007-0135459的优先权，在此通过参考将该申请的全部内容并入本申 请中。

技术领域

本发明涉及一种半导体器件。

背景技术

随着半导体器件高集成度工艺的进步，MOS晶体管的栅/源/漏电极的尺 寸在减小，使得沟道长度在减小。当沟道长度减小时，将产生短沟道效应 (SCE)和逆向短沟道效应(RSCE)，从而难于控制晶体管的阈值电压 (threshold voltage)。

此外，具有高集成度的半导体器件需要较高的驱动电压，由于漏极的电 势梯度状态(potential gradient state)，使得由源极注入的电子剧烈加速，并 且在漏极附近产生热载流子(hot carriers)。在现有技术中采用轻度掺杂的 漏极(LDD)以改善半导体器件的结构易损性。

图1示出了根据现有技术的具有LDD结构的半导体器件的剖视图。

参见图1，通过器件隔离层限定衬底10的有源区，并且对栅极绝缘膜 12和多晶硅材料组成的栅电极13进行图案化。

然后，将离子注入栅电极13两侧的有源区以形成LDD区14。在栅电极 13的侧面处形成由二氧化硅(SiO₂)材料组成的侧壁间隔件18。

侧壁间隔件18可以与氮化硅(SiN)材料的间隔件15一起形成，其中 侧壁间隔件18用于减轻层间压力并且提高间隔件15和栅电极13之间的粘 合力。

最终，可以将离子注入间隔件15两侧的有源区以形成源极区16和漏极 区17。

当形成间隔件15和侧壁间隔件18时，需要进行沉积、蚀刻以及清洗工 艺，导致工序复杂并且增加了制造时间和成本。

此外，因为用于形成间隔件15的沉积工艺须在长时间高温下进行，使 得注入LDD区14的离子发生散布(distribution)，这将会恶化器件的性能。

也就是说，当形成LDD区14时，经由形成间隔件15时的热处理工艺， 会将诸如B和BF等此类离子，注入并扩散至沟道区的边缘。

因此，将LDD区14延伸至位于栅电极13边缘以下的半导体衬底中。 如果发生了LDD区14和栅电极13的重叠，将会增加栅极-漏极的重叠电容 (overlap capacitance)并且增加RC延迟，使得包括运行速度在内的半导体 器件的电学性能下降。

由于半导体器件包括诸如源极区、漏极区以及LDD区等注入层，因此 限制了半导体器件尺寸的最小化。此外，有些工艺中还存在着问题，并且器 件运行可靠性的提高也受到限制。

发明内容

本发明的实施例提供一种半导体器件，能够简化工艺，并且在不采用注 入层的条件下实现高集成度。

根据本发明的实施例，提供一种半导体器件，利用热电性能来进行器件 的运行。

根据本发明的实施例的半导体器件可以包括：在衬底上的由金属材料线 形成的源极/漏极导体；由第二金属材料线形成的第一栅极导体；以及由第三 金属材料线形成的第二栅极导体，其中将第一栅极导体设置为临近位于源极 /漏极导体一端的源极/漏极导体的第一部分，并且将第二栅极导体设置为临 近位于源极/漏极导体另一端的该源极/漏极导体的第二部分，且该第二栅极 导体与第一栅极导体间隔设置。

本发明的实施例可以简化半导体器件的制造工艺，并且在不采用注入层 的条件下实现高集成度，从而抑制了由热处理工艺和注入层结构所导致的半 导体器件的性能下降。

附图说明

图1为示出根据现有技术的具有LDD结构的半导体器件的剖视图。

图2为示出热电器件的结构示意图，用于说明根据本发明的实施例的半 导体器件的运行原理。

图3为示出根据本发明的第一实施例的半导体器件的形态的透视图。

图4为示出根据本发明的第二实施例的半导体器件的形态的透视图。

具体实施方式

下文将结合随附附图描述根据本发明的半导体器件的实施例。

图2为热电器件的结构示意图，用于说明根据本发明的实施例的半导体 器件的运行原理。