[发明专利]防止晶片处理工艺期间沟槽MOSFET的栅氧化损坏的方法

说明书

技术领域

本发明总体涉及半导体器件制造领域。更具体地，本发明涉及提高半导体器件制造效率的技术和相应的器件结构。

背景技术

MOSFET(金属氧化物半导体场效应晶体管)器件具有许多工业应用，诸如功率放大器，功率开关和低噪声放大器等。对于许多这样的应用，栅极漏电流是器件具有关键重要性的性能参数之一，因为该参数可能影响MOSFET器件的驱动能力及其相关的静态功率损耗。在实际操作中不可能实现理想的零栅极漏电流。通过调整现有晶片处理工艺参数设定在实质上减少栅极漏电流被认为是很困难的。减少漏电流的另一个常规技术是通过器件设计减小阈值电压以减小静态功率损耗。但是阈值电压的减小具有其他衍生的系统问题，诸如相应减小的可抵抗虚假导通的器件噪声容限。因此，持续地存在相容协调地制造低栅极漏电流的MOSFET器件的需要。当将额外的功能集成到同一芯片上的制造工艺可能诱发对沟槽MOSFET尤其对栅氧化的损坏从而造成过大的栅极漏电流时，这一点对于沟槽MOSFET芯片尤为重要。

发明内容

本发明提出一种在沟槽MOSFET器件的顶部增设静电放电(ESD)保护模块时防止沟槽MOSFET的栅氧化损坏的方法。该ESD保护模块具有一个底层，该底层的图案化工艺被认为会引起对沟槽MOSFET的栅氧化的损坏。该方法包括：

a)制造其上具有若干沟槽MOSFET的晶片。

b)确定能防止ESD保护模块的底层图案化工艺对沟槽MOSFET的栅氧化造成损坏的绝缘层材料。在晶片的顶部形成该绝缘层。

c)在该绝缘层的顶部增设并图案化ESD保护模块。

d)移除该绝缘层的不位于ESD保护模块下方的部分。

可选地，在步骤b)和c)之间，该绝缘层的位于沟槽MOSFET上部主体顶部的其材料损坏不会影响沟槽MOSFET的功能的部分可被移除。

在底层的图案化工艺使用第一刻蚀剂的实施例中，形成绝缘层的步骤b)进一步包括选择使用第一刻蚀剂时与底层相比较呈现实质上更低的刻蚀速率的绝缘层材料。

在绝缘层的移除工艺使用第二刻蚀剂的另一个实施例中。形成绝缘层的步骤b)进一步包括选择使用第二刻蚀剂时与衬垫氧化和栅氧化相比较呈现实质上更高的刻蚀速率的绝缘层材料。

在更多特定的实施例中，沟槽MOSFET的上部主体由热生长在图案化的栅氧化顶部的衬垫氧化的双层构成。该衬垫氧化也在晶片的其他部分上延伸。经选择的绝缘层材料为Si₃N₄，该Si₃N₄通过低压化学气相淀积(LPCVD)工艺形成在衬垫氧化的顶部。所述底层由图案化的低温氧化(LTO)构成，该低温氧化通过低温淀积工艺淀积在绝缘层的顶部。

在更多特定的实施例中，选择氢氟酸(HF)刻蚀LTO，而选择热磷酸(H₃PO₄)刻蚀Si₃N₄。

作为根据上述方法制成的更特定的半导体器件，该特定器件包括：

1.具有有源区和终端区的半导体衬底；

2.在有源区中制作的若干沟槽MOSFET单元；

3.在终端区的半导体衬底的顶部制作的若干ESD保护二极管；

4.夹在保护二极管和半导体衬底之间由氧化物/氮化物/氧化物(ONO)构成的绝缘层，该氮化物层在制造工艺中具有氧化刻蚀阻挡的功能。

本发明可以提高半导体器件制造效率。

通过下文的描述，本发明的各个方面及其若干实施例对于本领域的普通熟练技术人员将更加显而易见。

附图说明

为了更完整地描述本发明的若干实施例，本文参照附图进行说明。但是附图不应被认为是对本发明的范围的限制，而仅是用于说明性的目的。

图1是在沟槽MOSFET的顶部具有ESD保护模块的半导体器件的透视图；

图2是图1的半导体器件的等效电路图；

图3图示图1的ESD保护模块的简化的I-V曲线特性；

图4是图1的半导体器件的晶片制造统计数据的散布图，图中显示呈现不可接受的高沟槽MOSFET栅极漏电流的相当数量的晶片；

图5到图11图示本发明的详尽的晶片制造工艺，其中绝缘层增设在沟槽MOSFET的顶部和ESD保护模块的底部之间用于防止沟槽MOSFET的栅氧化损坏；

图12是最终的具有增设绝缘层的经改进的半导体器件的透视图；

图13是制造效率相对于晶片组序号的曲线图，图中显示了实施本发明的方法后对效率的重大提高；以及