[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法，更特别地，涉及包括具有低电阻 的钨合金薄层的半导体器件及其制造方法。

背景技术

图1是曲线图，示出作为设计规则减小的函数的栅极线电阻。

参照图1，水平轴表示栅极线的线宽(nm)，竖直轴表示栅极线的电阻 (Ω)。

当栅极线的线宽减小时，栅极线的电阻迅速增大。因此，为了减小由于 半导体器件中集成密度增大和设计规则减小而迅速增加的栅极线电阻，需要 减小用于形成栅极线的材料的电阻率。

通常，多晶硅，其主要通过低压化学气相沉积(LP CVD)法制造，已 广泛应用于导电薄层沉积于栅极氧化物层上的栅极结构中，因为多晶硅是稳 定的，能容易地结合到薄层，能容易地在室温下沉积，且能通过蚀刻工艺容 易地图案化。但是，多晶硅不适于高密度集成电路，因为多晶硅具有较高的 电阻，即使能通过向多晶硅中注入掺杂剂来提高电导率。

考虑到多晶硅的优点，开发了各种结构来减小多晶硅的电阻。所开发的 结构的示例包括：多晶硅化物(polyside)结构，其中金属硅化物例如WSi₂、 TiSi₂、TaSi₂、MoSi₂沉积于多晶硅上；自对准硅化物(salicide)结构，其中 金属和硅被退火；包括纯金属硅化物或氮化物的结构；以及包括金属的结构。

在一些多晶硅化物结构例如WSi_x结构中，会发生薄层剥落问题和随后 的绝缘层沉积工艺中的不正常氧化问题。薄层剥落与薄层的粘附力和应力有 关，不正常氧化与钨/硅原子比和随后的绝缘层沉积工艺中的沉积条件有关。 另外，多晶硅化物结构的电阻由WSi_x的电阻决定，随着线宽减小，除了体 电阻(bulk resistance)之外，多晶硅化物结构的电阻还由于晶粒边界和界面 导致的效应而增大。使用商业可得到的设备得到的CVD WSi_x的电阻率大约 是40到80μΩ-cm，因此在将该结构应用到高密度集成电路时会有限制。

在一些实施例中，引入金属栅极来进一步增加器件速度。这方面最常用 的材料是钨。在使用CVD法形成钨的方法中，氟(F)原子可影响钨的纯度。 关于栅极结构，因为台阶覆盖可以不重要，因此可使用物理气相沉积(PVD) 法。但是，如果钨直接接触栅极氧化物层，则在沉积钨原子时重的钨原子会 损坏栅极氧化物层的表面，或者在随后的工艺期间有在钨和栅极氧化物层之 间的界面处形成WO_x的风险。因此需要使用阻挡薄层例如钛氮化物。

当W薄层形成在用作阻挡薄层的TiN薄层上时，W薄层沿TiN的微小 晶粒结构以柱形生长，因此，W薄层的电阻率会增大。

发明内容

示例性实施例提供一种半导体器件，其包括具有低电阻率的钨(W)薄 层。

示例性实施例提供制造半导体器件的方法，该半导体器件包括具有低电 阻率的W薄层。

根据示例性实施例的一个方面，提供一种包括W-Ni合金薄层的半导体 器件。

W-Ni合金薄层中Ni的重量可以在W-Ni合金薄层总重量的0.01-5.0wt％ 的范围。

W-Ni合金薄层可构成栅极图案的一部分、位线的一部分、接触图案的 一部分、以及布线图案的一部分。

W-Ni合金薄层可以通过在大约750到大约950℃温度范围对至少一W 薄层和至少一Ni薄层的复合薄层(通过交替且顺序地沉积至少一W薄层和 至少一Ni薄层形成)退火大约5到15分钟的时间范围而形成，或者可使用 包含W和Ni的溅射靶通过物理气相沉积(PVD)形成。

根据示例性实施例的另一方面，提供一种半导体器件，包括：栅极绝缘 层图案；形成于栅极绝缘层图案上的多晶硅层图案；形成于多晶硅层图案上 的欧姆接触层；形成于欧姆接触层上的阻挡层；及形成于阻挡层上的栅电极 层，其中栅电极层包括W-Ni合金薄层。

欧姆接触层可包括WSi_x、Ti、或WSi_x和Ti的组合，阻挡层可包括TiN、 WN、或TiN和WN的组合。

W-Ni合金薄层中Ni的重量可以在W-Ni合金薄层总重量的0.01-5.0wt％ 的范围。