[发明专利]半导体存储装置

说明书

技术领域

本发明涉及一种半导体存储装置，更具体地讲，涉及半导体存储装置的结构和操作方法，该结构和操作方法用于解决由高集成度而在单位晶胞中产生的问题。

背景技术

在由多个半导体器件构成的系统中，半导体存储装置构造成用于存储在系统中产生或处理过的数据。例如，如果从诸如中央处理单元(CPU)等数据处理器接收到请求，那么半导体存储装置根据与该请求一同传送的地址，将数据从半导体存储装置的单位晶胞输出至数据处理器、或将该数据处理器所处理的数据存储到单位晶胞中。

近来，半导体存储装置的数据存储容量增大，但是半导体存储装置的尺寸并未成比例增大。因此，半导体存储装置所包括的多个单位晶胞中的每一个都变小了，并且用于执行读出或写入操作的各种组件和元件的尺寸也减小了。于是，将在半导体存储装置中非必要地重复的组件和元件，例如晶体管或导线等进行组合或合并，以减少每个组件所占的面积。具体地说，由于单位晶胞占用最大的面积之一，因此半导体存储装置所包括的单位晶胞的尺寸缩小会对集成度的提高产生影响。

图1是示出传统半导体存储装置所包括的单位晶胞的电路图。

具体地说，图1示出易失性存储器件类型的动态随机存取存储器(DRAM)，易失性存储器件是构造成在供应电源时保持数据的存储器件。

如图所示，单位晶胞包括作为开关的晶体管以及作为数据存储单元的电容器。晶体管的源极区和漏极区中的一个区域连接至位线BL，而源极区和漏极区的另一个区域连接至存储节点(SN)。晶体管的栅极连接至字线WL，并且晶体管的基体(body)连接至基体电压V_BB。

当将高电压V_PP供应到字线时，单位晶胞被激活以通过位线来传输与数据“1”或“0”的逻辑电平对应的电荷，并且将电荷存储在电容器中。根据半导体存储装置的规格，供应至字线以激活单位晶胞的驱动电压可以包括电源电压V_DD或电平低于高电压V_PP的核心电压V_CORE。然而，通常将高电压供应到字线以使晶体管导通。当供应至晶体管的栅极上的电压电平较高时，通过晶体管传输的数据可以更加不受晶体管的临界电压的影响，由此避免数据的失真或劣化。

通常，将核心电压或接地电压(0V)用作与传输到单位晶胞的存储节点SN上的数据“1”或“0”的逻辑电平对应的电压。另外，将核心电压的一半0.5×V_CORE供应至电容器的另一侧作为板极电压。在这样的情况下，在将数据“1”传送到单位晶胞时，在电容器的两端之间保持+0.5×V_CORE的电位差，而在传送数据“0”时，在电容器的两端之间保持-0.5×V_CORE的电位差。

因为在存储节点的接面处产生的一些漏电流、或因为电容器的随着时间变化的自然特性，在将数据“1”传送至电容器之后，暂时存储在存储节点中的电荷消散，即，电荷量降低。为了防止电荷减少，已经提出多种方法来增加单位晶胞所包括的电容器的电容量(Cs)，从而使得在通过写入操作将电荷输入到单位晶胞之后，可以将更多的电荷存储在存储节点中并且存储更长的时间。例如，用具有较大介电常数的先进的绝缘膜，例如，硝化(nitrified)氧化物膜以及高介电膜等来取代电容器的较早期的绝缘膜，例如，氧化物膜。或者，将具有二维结构的电容器改变为具有三维柱状结构或沟槽结构，由此增大电容器的两个电极表面。

随着设计规则减小，可以形成电容器的平面面积也减小。因此，为了在狭窄区域中形成具有较高高度的电容器，使用了具有大高宽比的材料。然而，随着电容器所占的平面面积持续减小，对电容器的高度或深度的增加有所限制。

由于难以开发出用于形成电容器中的绝缘膜的材料，因而仍然难以确保电容器的电容量大于25fF，25fF的电容量适用于如下半导体存储装置：其进行读出或写入数据以及执行刷新操作，从而在小于50nm的设计规则下防止数据失真。此外，由于在设计规则减小的情况下单位晶胞的存储节点的接面电阻以及晶体管的导通电阻增加，因此执行读出和写入操作变得更为困难。

图2是示出浮体(floating body)晶体管半导体存储装置的单位晶胞的电路图。