[发明专利]半导体器件

说明书

技术领域

本发明涉及一种具有异质结界面的半导体器件。

背景技术

传统地，已知有日本特开2003-318398中公开的半导体器件。根据该半导体器件，形成N^-型多晶硅区以与N⁺型碳化硅衬底上的包括N^-型碳化硅外延区的半导体基体的一个主表面相接触。在外延区和多晶硅区之间形成异质结界面。与异质结界面邻接地，通过栅绝缘膜形成栅电极。将多晶硅区连接到源电极，并且在碳化硅衬底的下表面上形成漏电极。

当通过平行地布置多个半导体器件来构成电路时，将邻接的半导体器件的多晶硅区相互分离地布置。因此，异质结界面的端部(end)生成异质结界面的水平(level)差。结果，当在诸如关断时刻等施加反偏电压时，与其它异质结界面区相比，在生成了水平差的区出现漏电流集中。因此，作为半导体器件存在关断特性下降的问题。

本发明已经实现了解决相关技术的问题，并且本发明的一个目的是提供一种具有高的关断特性的半导体器件。

发明内容

根据本发明，与栅绝缘膜接触的异质结界面包括角部(corner)。形成电流集中缓和区。电流集中缓和区减小在角部生成的电流，使得小于在接触栅绝缘膜的其它异质结界面位置生成的电流。

附图说明

结合附图，根据如下的说明书和所附的权利要求书，本发明的典型实施例将变得更加显而易见。应当理解这些附图只描绘了典型实施例，因此不应当认为用于限制本发明范围，将通过使用附图附有特性和细节地说明本发明的典型实施例，其中：

图1是根据本发明的第一实施例的半导体器件的横截面图；

图2是根据本发明的第一实施例的半导体器件的表面图；

图3是根据本发明的第一实施例的半导体器件的横截面图；

图4是根据本发明的第二实施例的半导体器件的表面图；

图5是根据本发明的第二实施例的半导体器件的横截面图；

图6是根据本发明的第三实施例的半导体器件的表面图；

图7是根据本发明的第三实施例的半导体器件的横截面图；

图8是根据本发明的第四实施例的半导体器件的表面图；

图9是根据本发明的第四实施例的半导体器件的横截面图；

图10是根据本发明的第五实施例的半导体器件的表面图；

图11是根据本发明的第五实施例的半导体器件的横截面图；

图12是根据本发明的第六实施例的半导体器件的表面图；

图13是根据本发明的第六实施例的半导体器件的横截面图；

图14是根据本发明的第七实施例的半导体器件的横截面图；

图15是根据本发明的其它实施例的半导体器件的横截面图；

图16是根据本发明的其它实施例的半导体器件的横截面图；

图17是根据本发明的其它实施例的半导体器件的横截面图；

图18是根据本发明的其它实施例的半导体器件的横截面图；

图19是根据本发明的其它实施例的半导体器件的表面图；

图20是根据本发明的其它实施例的半导体器件的表面图；

图21是根据本发明的其它实施例的半导体器件的横截面图；

图22是根据本发明的其它实施例的半导体器件的表面图；以及

图23是根据本发明的其它实施例的半导体器件的表面图。

具体实施方式

下面将参照附图解释本发明的优选实施例。

第一实施例

参照图1到图3说明根据本发明的第一实施例的半导体器件。

结构

图1示出重复地形成根据本发明的第一实施例的半导体器件的横截面结构，并且作为一个例子，示出排列三个半导体器件的结构的情况。在第一实施例中，作为一个例子，说明了衬底材料为碳化硅的情况。根据第一实施例，如图1所示，在4H型多型碳化硅的N⁺型衬底区1上形成N^-型漂移区2。例如，形成由N型多晶硅所形成的异质半导体区3，以接触漂移区2中与衬底区1的结表面相对的主表面。即，形成N型异质半导体区3以接触由衬底区1和漂移区2形成的N型(第一导电类型)半导体基体。通过由带隙在碳化硅和多晶硅之间不同的材料所形成的异质结来形成漂移区2和异质半导体区3之间的结部分，并且在异质结界面，存在能量势垒。