[发明专利]异步采样率转换中的快速追踪和抖动改善的方法

说明书

技术领域

本发明总的来说涉及异步采样率转换，更具体地，涉及在异步采 样率转换中的快速追踪和抖动改善的方法。

背景技术

在数字信号处理的某些特定应用中，需要改变信号的采样率，将 其增加或减小。例如，在电信系统中，需要发射和接收不同类型的信 号(例如传真、语音、视频等)，根据相应的带宽，可能要求以不同 速率处理各种信号。将信号从某一速率转换为另一不同速率的过程被 称为采样率转换。在某些应用中，通过独立的时钟来控制输入和输出 采样，该过程就被称为异步采样率转换。关于采样率转换技术，可以 参看J.Proakis和D.Manolakis的“Digital Signal Processing”(third edition，Prentice Hall，1996)。

例如，对于某些应用来说，需要在诸如数字信号处理器(DSP) 的处理器中包含一个被称为“异步采样率转换(ASRC)”的模块。例 如，该模块可用于将音频数据流从一种采样率转换为另一种采样率。 ASRC模块的主要特性是响应时间，以及在转换之后的信号与噪声失真 比(SNDR)。

影响ASRC的SNDR最终性能的一个重要因素是输入采样率Fs_in和输出采样率Fs_out之比Fs_in/Fs_out。其需要较快的收敛时间以及较低的 抖动。这是因为，较慢的收敛会导致缓冲欠载运行(underrun)或过载 运行(overrun)，而抖动会使SNDR最终性能下降。

专利文献WO 2003/081774 A1给出了一种用于异步采样率转换的 数字锁相环(DPLL)，该DPLL可对Fs_in/Fs_out比率进行追踪。

图1是现有技术的异步采样率转换(ASRC)数字锁相环(DPLL) 的示意框图。

如图1所示，现有技术的ASRC DPLL包括输入计数器101和系 统计数器104两条分支，分别进行第一处理和第二处理。

进行第一处理的第一处理单元包括：输入计数器101，其基于输 入时钟来进行控制；第一锁存器102，其输入端接收输入计数器101的 输出，其基于输出时钟来进行控制，在输出时钟有效时锁存第一输入 信号，输出第一处理输入信号。

进行第二处理的第二处理单元包括：系统计数器104，其基于DSP 系统时钟进行控制，由输入时钟进行复位；第二锁存器109，其类似于 第一锁存器102，其输入端接收系统计数器104的输出，其基于输出时 钟进行控制，在输出时钟有效时锁存第二输入信号；第三锁存器105， 其输入端也接收系统计数器104的输出，第三锁存器105基于输入时 钟进行控制；第四锁存器106，其输入端接收第三锁存器105的输出， 其基于输出时钟进行控制，在输出时钟有效时锁存输入的信号；以及 除法模块107，其接收第二锁存器109输出的信号x与第四锁存器106 输出的信号y，对二者进行除法运算，从而输出第二处理输入信号。

第一处理输入信号与第二处理输入信号在第一加法器103相加， 并输出至减法器108。在减法器108中，用第一处理输入信号与第二处 理输入信号相加而生成的相加输入信号C减去反馈信号(后文将描述 反馈信号的生成)，得到预测输入信号(差信号)E。

减法器的输出，即预测输入信号(差信号)E，分别输入到两个增 益放大器113和114。其中，第一增益放大器113的放大增益为K_i，而 第二增益放大器114的放大增益为K_p。根据预测输入信号，增益控制 器115对两个增益放大器113和114分别进行控制。

预测输入信号E经过增益放大器113放大之后进入第一积分器 111，输出第一积分信号。预测输入信号E经过增益放大器114放大之 后，与第一积分信号在第二加法器110相加，生成相加放大信号R。

相加放大信号R经过第二积分器112输出为整数部分n₀和分数部 分f。第二积分器112受到输出时钟的控制，且第二积分器112的输出 作为反馈信号，回到减法器108，通过用相加输入信号C减去该反馈信 号而得到预测输入信号(差信号)E。