[发明专利]半导体存储器、存储器系统和存储器访问控制方法

权利要求书

1.一种半导体存储器，包括：

存储器核心，该存储器核心包括多个存储单元；

刷新生成单元，该刷新生成单元生成用于刷新所述存储单元的刷新请 求；

核心控制单元，该核心控制单元响应于访问请求而执行访问操作；

等待时间判定单元，该等待时间判定单元在芯片使能信号的激活和所 述刷新请求发生冲突时激活等待时间延长信号，并且响应于所述芯片使能 信号的失活而失活所述等待时间延长信号；

等待时间输出缓冲器，该等待时间输出缓冲器输出所述等待时间延长 信号；以及

数据控制单元，该数据控制单元在所述等待时间延长信号的激活期间 改变从所述访问请求到向数据端子传送数据的等待时间。

2.如权利要求1所述的半导体存储器，其中所述数据控制单元相比于 在所述等待时间延长信号的失活期间的等待时间而增大等待时间。

3.如权利要求1所述的半导体存储器，其中所述核心控制单元响应于 与所述芯片使能信号的激活一同提供的第一访问请求和在所述芯片使能信 号的激活期间提供的后续访问请求而执行所述访问操作，并且还包括等待 时间控制单元，该等待时间控制单元当所述后续访问请求未被提供达某一 时间段时输出延长复位信号。

4.如权利要求1所述的半导体存储器，其中所述等待时间包括读等待 时间和写等待时间中的至少一个，在所述读等待时间中，读数据被基于读 请求传送到所述数据端子，在所述写等待时间中，写数据被基于写请求传 送到所述数据端子。

5.如权利要求3所述的半导体存储器，还包括：

模式寄存器，该模式寄存器设置突发长度，该突发长度指示响应于所 述访问请求而输入或输出数据的次数，

其中所述某一时间段是通过将由所述突发长度指示的时钟周期加上某 一数目的时钟周期而获得的。

6.如权利要求1所述的半导体存储器，其中所述等待时间输出缓冲器 输出与所述等待时间延长信号的激活同步的脉冲信号，作为所述等待时间 延长信号。

7.如权利要求1所述的半导体存储器，其中所述数据控制单元包括：

突发计数器，该突发计数器响应于所述访问请求而进行计数，并且在 计数器值达到预期值后输出突发时钟信号，

其中所述预期值在所述等待时间延长信号的激活后被增大。

8.如权利要求7所述的半导体存储器，还包括：

数据寄存器，该数据寄存器与所述突发时钟信号同步地传送读数据和 写数据中的至少一个。

9.如权利要求1所述的半导体存储器，其中

所述核心控制单元响应于与所述芯片使能信号的激活一同提供的第一 访问请求和在所述芯片使能信号的激活期间提供的后续访问请求而执行所 述访问操作，并且

所述数据控制单元设置在所述等待时间延长信号的激活期间的与所述 第一访问请求相对应的等待时间和与所述后续访问请求相对应的等待时间 之间的差异，使之等于在所述等待时间延长信号的失活期间的与所述第一 访问请求相对应的等待时间和与所述后续访问请求相对应的等待时间之间 的差异。

10.如权利要求8所述的半导体存储器，其中所述等待时间包括读等 待时间和写等待时间中的至少一个，在所述读等待时间中，读数据被基于 读请求传送到所述数据端子，在所述写等待时间中，写数据被基于写请求 传送到所述数据端子。

11.如权利要求1所述的半导体存储器，还包括：

输出等待信号的等待控制单元，该等待信号响应于所述访问请求而被 激活，并且在与所述访问请求相对应的数据被输出之前被失活。

12.如权利要求1所述的半导体存储器，其中所述核心控制电路在所 述芯片使能信号的激活和所述刷新请求之间发生冲突时在刷新操作之后执 行所述访问操作。